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HMC704LP4 DATASHEET
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11:17:54&&&来源:互联网 &&
随着雷达、电子侦察与对抗、通信等领域技术的发展，对频率源提出了越来越高的要求，主要表现在高频率、低相噪、低杂散、小步进、宽频带、小体积等方面。频率合成技术作为系统实现高性能指标的关键技术之一，包括四种合成方式：直接模拟式频率合成、锁相频率合成（PLL）、直接数字式频率合成（DDS）和混合式频率合成（DDS+PLL）
　　1 指标要求与方案分析
　　具体指标如下：
　　频率范围：9.87~10.47 GHz
　　频率步进：30 MHz
　　相位噪声：≤-93 dBc/Hz@1kHz
　　杂散抑制：≤-60 dBc
　　跳频时间：≤50μs
　　根据所列指标，如果采用直接模拟式虽然相噪、杂散、跳频时间等指标得以保证，但由于所需设备量大，导致体积大、成本高。DDS+PLL合成方式包括DDS激励PLL的方式、DDS内插入PLL做分频器以及DDS与PLL混频的方式。DDS激励PLL做分频器的方式由于DDS最大输出频率不高，需要多次倍频从而恶化相噪，难以满足系统要求DDS与PLL环外混频的方式由于输出信号的带宽和杂散主要取决于 DDS而难以满足系统要求，而DDS内插PLL作为分频器的方式得到的信号杂散较低，频率分辨率小且能做到较宽的频带，但是时钟频率较高的DDS价格昂贵。采用锁相环合成，杂散性能与相位噪声性能较好，可实现的工作频带宽，但频率切换速度较慢，跳频时间较长。由于系统并没有对频率切换速度提出过高要求，因此从价格方面考虑，我们采用锁相频率合成技术，基于低相噪锁相环芯片设计该。其原理框图如图1所示。
　　选用100MHz OCXO晶振作参考输入信号，采用Hittite公司的小数分频数字锁相环HMC704LP4产生9.87~10.47 GHz、频率间隔为30 MHz的信号。锁相环接收来自时序控制板的控制信号，通过对鉴相器的内部寄存器进行控制，产生所需频点。由于输出频率不能被30 MHz整除，如果选择整数模式则鉴相频率应为10 MHz，分频比N较大，噪声会以20 lgN恶化。因此我们采用小数分频模式，鉴相频率为100 MHz，提高了相噪性能，同时由于HMC704LP4采用Delta-sigma调制技术改善了分数杂散性能，使得输出信号的杂散满足要求。
　　VCO选用Hittite公司的HMC512，频率范围为9.6~10.8 GHz，具有二分频、四分频输出，单边带相位噪声为-110 dBc/Hz@100kHz.高通滤波器采用Mini公司的LTCC高通滤波器HFCN-4600+.
　　2 主要指标分析
　　2.1 相位噪声分析
　　锁相环系统的相位噪声来源于参考输入、反馈分频1/N、电荷泵和VCO.存环路带宽内，参考输入的相位噪声和N分频的噪声占很大比例，电荷泵的相位噪声也很重要。环路带宽外的相噪主要由VCO的相噪决定。
　　根据HMC704LP4手册，其FOM基底为FP0_dB=-227 dBc/Hz@1Hz;闪烁噪声基底为Fp1_dB=-266dBc/Hz@1Hz.输出为10.47 GHz时可得，PLL基底为
　　2.2 杂散分析
　　跳频源杂散包括锁相环的鉴相泄露、小数杂散以及电磁兼容等方面带来的杂散。在小数模式下，由于 VCO的输出频率与鉴相频率不是整数倍的关系，所以输出信号的杂散由VCO频率和鉴相频率谐波的交互调产生。小数杂散位于输出频率± ［fvco-（nFPD+fpdd/m）］处，其中fpd为鉴相频率，d《m，m为小数杂散阶数，大于四阶的小数杂散已经非常小可忽略不计。由理论计算可得距离输出频率最近的杂散为±7 MHz处。杂散都在环路带宽之外，环路滤波器可将其滤除保证杂散≤-70 dBc，满足要求。
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编辑：神话
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    采用24引脚4×4mm SMT封装。HMC704LP4是一款低相噪小数芯片，其最高工作可达8 G，具有整数模式和小数模式，包括鉴相器，精密电荷泵，参考R，可编程分频器N，Delta-sigma以及缓冲放大等。
    主要性能指标：
    (1)基底在整数模式下为-233 dBc／Hz，小数模式下为-230 dBc／Hz；
    (2)采用Delta-sigma技术改善了分数杂散性能并有滑步抑制功能：
    (3)最高参考输入频率高达350 MHz，在整数模式下鉴相频率最高为115 MHz，在小数模式下鉴相频率最高为100 MHz，最小可至DC；
    (4)该芯片有八个供电引脚，其中电荷泵部分的供电为5 V，其他供电均为3.3 V；5 V典型值6 mA；3．3 V电流典型值52 mA；
    (5)三线SPI串口控制。分为HMC模式和开放模式两种；
    封装引脚图：
【互换 兼容】
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