A/D转换器的输入端的正确理解
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A/D转换器的输入端的正确理解
　　许多嵌入式应用都会用到A/D。然而，如果错误连接了A/D的电路，就会无意识的破坏A/D转换的测量。本文引用地址：　　图1是A/D和集成采样保持(S/H)电路的典型应用实例。这是一个非常简单的应用，几乎不可能出现错误连接。然而它确实是错误的，由此检测到的A/D的数值将低于预期的数值。　　要了解错在哪里，我们就得先检查采样保持电路。如今的采样保持电路远比图例中的电路要复杂得多，但基本的原理还是相同的。在采样过程中开关处于闭合状态，并对采样电容进行充电。为了保护外部电路，防止由于电容突然与自己的输出相连而对外部电路形成冲击，我们在片上集成了一个模拟缓冲器。我们在理论设计和图纸设计时都会用到理想的缓冲器，但真实的电子世界里并不存在这样的理想状况。在这里，缓冲器更像是一个阻抗变换器，它会把自己输出端电容量的变化转化为其电容量的变化。　　A/D的与一个外部放大器相连。由于采样过程非常迅速，比外部放大器的带宽快得多，因此无论A/D的输入端怎样变化，都不受外部放大器的影响。　　图2是一个等效电路，它使我们能够了解整个采样过程。在采样发生前，PCB导线和芯片引脚的组合电容(CT+CP)被充电为输入电压VIN。在采样时，由片上输入缓冲器的电容与放电的采样保持电容合并而成的(CX)，与这些组合电容处于并联状态，因此输入引脚的电压将下降。在这种情况下，唯一能向这些电容器传递更多电荷并抬高输入电压的器件就只有外部放大器，但它的反应非常迟缓。此时，输入的电压值会下降多少呢?　　　　　　　　我们先假设某些合理值，例如(CT+CP)=5pF，CX=0.5pF。根据上面的公式计算，输入电压将下降到95%!　　很明显，通过提高依附于A/D输入端的电容量，就可以减轻压降。我们先来计算一下要想使压降低于A/D的1/2 LSB，所需要的最小电容量。　　
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基于Multisim7的并口数据采集卡设计与仿真
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&&& 设计一单通道、输入±5V电压、采集卡，其存储器容量为64KB、触发方式采用软件触发、采样频率为本100KHz，采用查询方式。&&& &&& 采集卡的原理框图如图1所示，其工作原理如下：&&&&&&& (1)输入模拟信号通过采集卡的模
&&& 设计一单通道、输入±5V电压、采集卡，其存储器容量为64KB、触发方式采用软件触发、采样频率为本100KHz，采用查询方式。&&& &&& 采集卡的原理框图如图1所示，其工作原理如下：&&&&&&& (1)输入模拟信号通过采集卡的模拟部分，其主要由运算放大器构成，对信号进行放大并将双极性信号变成单极性信号以便于输入A，D转换器。
&&& &&& (2)信号由A／D转换器转换后输出8位数字信号，经锁存器锁存后送到RAM暂时存储。由于计算机在并口工作方式下。数据传送速率不是太快，因此需在数据采集卡上设计RAM将数据暂存，待一次采样结束后才将其读入到计算机。
&&& (3)地址发生器为存储器提供地址信号，当数据存满后。地址发生器将产生一个触发脉冲，其一是关断时钟产生电路的时钟输出，二是通知计算机可以将存储器中的数据通过总线缓冲器读入到计算机中。
&&& (4)所有控制信号的输入和输出都通过时序逻辑控制部分进行。在数据采集过程中计算机需要对采集的某些过程进行控制，因此需要输出控制信号到外设；计算机也需要知道外设的状态，故需要将外设的某些状态信号输入到计算机。
&&& (5)时钟产生和控制电路主要由石英晶体振荡电路和时钟控制部分组成，石英晶振荡电路产生时钟信号；时钟控制部分主要控制时钟的关断、设置A／D转换器和地址发生器的时钟延时等。&&& 1．模拟部分
&&& 在Multisim7平台建立模拟部分电路如图2所示，由U2比例放大器和U1加法器组成。启动仿真开关，将观察到图3所示的波形，输入的双极性正弦波经过该电路后变成了单极性正弦波。
&&& 2．A／D转换器&&&
&&& Multisim7中只有一种虚拟的A／D转换器，数字信号输出为8位，从Mixed库中找到并放到电路工作区。为了使电路变得简捷，将图2模拟部分电路创建 成Signal子电路作为A／D转换器的输入。其创建方法：
&&& ①在图2模拟部分／输出端处连接输出符号101，即执行“Place／HB／SBConector”命令。
&&& ②按住鼠标左键，拉出一个长方形，全部选定绘制的子电路图。
&&& ③执行“Place／Replace／subcircuit”命令，弹出图4所示对话框。输入子电路名Signal。&&&& ④单击OK按钮即得到如图5所示的子电路块。
&&& 建立图6所示电路，Signal子电路 输出信号通过A／D转换器后，输出8位数字信号并由锁存器锁存，为了方便观察仿真结果，采用两个数码管显示输出的数字信号。同时DO～D7的数字信号将输入到图8中存储器数据端(DQ0-DQ7)暂存。
&&& 启动仿真开关，将观察到数码管读数变化，当正弦电压波形到达峰值时数码管应现示“FF”，到达零时数码管应现示“00”。
&&& 3．地址发生器电路和存储器电路
&&& (1)地址发生器电路
&&& 该电路本设计采用4片74HC163构成16位地址发生器，如图7所示，说明如下：
&&& AddrcLOCk是时钟发生器产生的，主要在信号存入到存储器时为地址发生器提供时钟信号；Dataread是由时序逻辑控制部分产生的，用于将存储器中的数据读出时为地址发生器提供时钟信号。
&&& 4片74HC163的输出端QD、QC、QB、QA分别接到存储器的16根地址线A15～A0，地址范围为64KB。
&&& ADDCLR是由时序逻辑控制部分产生并用于对地址发生器地址清零，当为低时，所有地址线全部清零。
&&& 当地址发生器计数到FFFF时，将产生一个触发脉冲，送到D触发器的时钟输入端，而D触发器的D端接VCC(高电平)，因此将使D触发器输出产生高电平信号EOC，该信号由三态门输入到并口的ADO，(如图10所示)。计算机在查询到ADO位为高电平时，知道此时存储器已存满，可将存储器数据读人计算机中，同时该信号将关时钟产生电路的时钟输出，如图11所示。MER是存储器读允许信号(低电平有效)当地址发生器计数满后，MER为低，表示将存储器数据读出。&&& &&& D触发器中CLR为清零端，由时序逻辑控制部分控制。如果计算机将存储器数据全部读入，在开始下一次数据采集前，需将D触发器的状态清零。&&& &&& 在图7所示的电路平台启动仿真开关，将观察到数码管开始计数，当数码管U5计数到F时就进位到U6，直到4个数码管变成“FFFF”，D触发器将产生翻转使EOC为高、MER为低。&&& &&& 此处将Dataread信号接地是为了仿真方便，实际电路中不需接地而是与时序逻辑控制部分的Dataread相连。在ADDCLR端接入开关J1和VCC是为了仿真时观察地址发生器的清零功能，实际电路没有该元件。&&&&&&& (2)存储器电路&&& &&& 本设计使用ISSI公司生产的IS61C1024存储器(RAM)，如图8所示。&&& &&& 在Multism7中没有该元件需要自行创建(略)。其中，地址线A0～A15与地址发生器16位地珏线相连；8位数据线DQ0～DQ7与图6中锁存器的8位数据线相连，并和图10中74HC245相连接；MER是存储器读允许端，与图7中MER端连接；EOC是存储器写允许端，与图7中EOC端连接，都是低电平有效。当往存储器写数据时，此时地址发生器计数未满，EOC端应为低，MER端应为高，因此A／D转换器数据可以输入到存储器；当从存储器读出数据到并口数据总线时，此时地址发生器已经计数满，MER应为低，EOC端应为高，因此可从存储器中读出数据。&&& &&& 4．时序逻辑控制电路&&& &&& (1)．并口连接&&& &&& 一般并口有25根线，此处采用DB25型插座连接，本设计只用了并口的部分引脚，采用如图9所示连接，其中总线Bus1与并口数据／地址总线(ADO—AD7)连接，其他引脚分别与常用的EPP协议的信号对应引脚连接。&&& &&& (2)时序逻辑控制电路&&& &&& 时序逻辑控制电路如图10所示。是并口数据采集设计的核心部分。该模块通过与图9中并口的三根信号线(Ndatastb、Naddstb、Nwrite)相连产生控制信号，数据总线Bus1与图9中对应的总线Bus1连接。&&& &&& 图10电路中各信号的作用分别说明如下：&&& &&& Nwait是产生的握手信号。与并口的Nwait脚连接，当计算机执行数据或地址读／写命令时。Nwait为高。&&& &&& Dataread在并口从外设读数据时产生，当执行读数据命令时，该信号为低电平，使74HC245有效，从存储器读出的数据DO～D7可输入到并口的数据总线Bus1上，同时该信号输入到图7中地址发生器的时钟输入端，为读数据时地址提供时钟。&&& &&& Datawrite在向外设写数据时产生，当执行写数据命令时，该信号为低电平，使锁存器74HC373有效。并口的数据可输出到锁存器从而产生一些控制信号，如sTART(采样开始信号)、ADDCLR(地址发生器地址清零)、CLR(D触发器状态清零)等，可根据实际需要设置更多的控制信号。&&&&&&& Addrread信号在从外设读地址时产生，当执行地址读命令时，产生低电平信号，使三态门打开，EOC信号(地址发生器计数满后产生的信号)输入到并口的地址总线的ADO位，计算机查询到ADO为高时，说明此时采集卡的存储器已满、计算机可以从存储器读入数据。&&& &&& Addrwrite信号在向外设写地址时产生，当执行地址写命令时，产生低电平信号，此处未用。&&& &&& 5．时钟产生和控制电路&&& &&& 时钟产生电路一般由石英晶体、反相器、电阻和电容构成，此处限于篇幅，用函数信号发生器来代替，重点叙述时钟控制电路，如图11所示，各信号功能如下：&&& &&& START信号由逻辑控制部分产生，用于控制信号采集的开始，为高时允许时钟输出，即可以令采集卡开始工作。&&& &&& ADCclock输入到A／D转换器时钟端，可通过EOC信号控制其是否输出。&&& &&& EOC是地址发生器计数满后产生的触发信号，为“1”时表示存储器已存满，将关断A／D转换器的时钟输入从而停止A／D转换。&&& &&& 由于A／D转换器的模数转换及存储器的存取均需要时间；因此地址发生器时钟Addrclock应慢于A／D转换器的时钟ADCclock，具体数值需要根据不同的A／D转换器的转换时间而定。此处通过一些逻辑门对地址发生器时钟设置了延时。&&& &&& 启动仿真开关，双击示波器，观察到波形ADCclock时钟和Addrclock时钟延时情况。&&& &&& 此处将EOC和START输入端分别接地和VCC主要是便于仿真，实际使用时该信号应与其他模块中对应信号连接。&&& &&& 将以上各功能模块按照对应的引脚分别连接起来就构成了一个完整的数据采集卡原理图，通过定义各元件的封装，并将其导入到与Multisim7配套的制板软件U1tiboard中就可进行PCB设计。
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&&& 目前，处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 （IC） 设计都基于同multisim D/A转换器 - 下载频道 - CSDN.NET
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