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来源:内容来自「新电子」谢謝。

人工智能以往只是学术领域、研究机构和科学幻想之中的理念直到十年前才得以实现。深度学习技术最近发展至可以大规模的以实際和经济方式解决现实世界中的应用问题形成了一个众多市场参与者趋之若鹜的蓬勃生态系统。

时至今日几乎每个应用领域都可获益於深度学习,充分利用人工神经网络从大量资料中学习,而高效率的执行特定的功能在神经网络的这一研究和创新领域中,卷积神经網络(CNN)已经成为了新兴的深度学习技术可以妥善解决影像分类和物件辨识上的问题。CNN利用卷积运算来探索出影像集内部的空间相关性CNN一般被视为理想的神经网络,特别是用于低功率应用因为与需要更多资源的完全互联网络相比,CNN更为轻巧也更容易为系统进行训练。

BNN降低高效能神经网络执行功率

为了减少硅材料的使用数量降低执行高效能神经网络所需的功率,其中一个方法就是缩小浮点计算的动态范圍使用16位元的浮点计算来取代32位元的计算,已经被证实为只会轻微的影响到影像分类的准确性

此外,根据具体网络的不同计算的精喥甚至还可以进一步降低到定点或者一位元的级别。这种透过降低计算精度来改进整体效率的趋势已经引发了二进位权的使用,比如说只使用两个+1和-1值来对权值和输入的启动执行二值化。这种新的方式称为二进位神经网络(BNN)可以把卷积层和全连接层中的全部定点乘法运算缩减为1位元的XNOR计算。

各大芯片商加速布局卷积运算技术

现有的各类卷积运算技术正快速发展以迎合这一动态市场的需求比如说,NVIDIA不仅為此采纳了底层的GPU架构和工具还有这类技术的产品策略与价值主张。GPU用于图形及高要求的HPC应用在市场上曾经被称作终极的双精度浮点引擎,现在已经针对深度学习领域的CNN市场重新定位因为在这一市场上,半精度的算术支援才是成功关键

大力拥护AI技术的Google已经建立起了洎己的硬件架构,即张量处理单元(TPU)这一单元与Google的机器学习框架TensorFlow紧密结合在一起。其他的产业领导者包括微软CPU这一超大规模的创新企业茬内,已经选取了现场可编程设计闸阵列(FPGA)来作为其AI架构的大脑这是一系列可持续的神经网络组合,可望带来即时的成果本文阐释了为什么FPGA具有独一无二的定位,从而满足任何位元范围的神经网络(特别是BNN)对路线图提出的动态要求

二进位神经网络可提升训练精度

CNN网络内部嘚卷积处理须要储存和处理以数百万计的系数,传统上其中每个系数都利用单精确度的方式来储存。研究显示系数可以折减为半精度洏不会使运算的总体精度产生实质性的变化,同时还可以降低储存容量及记忆体频宽更为重要的是,这一方法还可以缩短系统训练时间與推断时间;当今可用的大多数预训练CNN模型都部分的降低了精度。

采用不同的方法来训练这些系数可以把位元精度缩减为一位元,其換算系数为1在训练过程中,抽取全部输出特征参数的平均值然后从原值中减去这一平均值,便可以得到一个正或者为负的结果(以二进位记数法的1、0来表达如图1),可以将浮点系数转换为二值化的值并且对因数进行换算;然后卷积的输出结果将与这一平均值相乘。

FPGA有效實践神经网络训练

首先对权值进行二值化处理可以按32的系数来大幅降低对外部记忆体频宽和储存的需求。由于每个区块在组态后可以具囿范围从1至32位元的埠频宽因此FPGA结构可以充分的利用这种二值化处理。因此FPGA用于储存权值的内部资源可以明显减少,从而为任务的并行囮提供更多空间

网络的二值化也可以使CNN的卷积以输入启动的一系列加法或减法表达出来。如果权值为二进位的0则将从结果中减去输入徝;如果权值为二进位的1,则将之加进结果

FPGA中的每个逻辑元素都具有带加法的进位元链逻辑,可以有效的执行几乎任何位元长度的整数加法运算高效率地利用这些数值,便可以使一个单独的FPGA设备执行数万次的并行加法运算

为了做到这一点,就必须将浮点输入启动转换為固定精度考虑到FPGA结构的灵活性,我们可以调谐定点加法使用的位元数以满足CNN的要求对众多的CNN中动态范围的启动进行的分析表明,只需要少量的位元通常为8位元,即可将精度保持在浮点等效设计的1%之内如果需要更高精度,则可以增加位元数

将卷积转换为定点,不洅需要通过二值化来执行乘法运算可以显著降低FPGA内部所需的逻辑资源;与单精确度或半精度的实施相比,此举使得同一个FPGA内可以执行更哆的处理作业

随着越来越多的卷积层加入,深度学习模式正在变得愈发深入能否将所有这些层叠加到一个单独的FPGA设备当中,决定了是否可以在给定的成本下实现最佳的每瓦效能同时将延迟保持在最低程度。

本文所述的CNN使用了英特尔的FPGA OpenCL框架来建立为了进一步的最佳化設计,Nallatech研究中心开发了用于二进位卷积和其他位元处理运算的IP库这就可以提供更强的混合程式设计能力与更高的效率。

本文所针对的网絡为Yolo v3网络(表1)该网络主要由卷积层组成,因此FPGA进行最佳化使其在卷积过程中具有尽可能高的效率。为了做到这一点这个设计采用了HDL代碼块来执行二进位网络所需的整数累积运算,以达到极高效率的实施

表2列出了在使用二进位权时,8位元启动资料累积运算的资源需求這等效于2,048次浮点计算,但是只须要花费2%的设备资源请注意,FPGA还需要额外的资源来重构资料因此可以利用这一方式来处理;然而,它同時指明了这方法与浮点实施相比可节省大量资源

该FPGA还须处理Yolo v3的其他层,将通过PCIe介面复制的资料量减至最少程度这些层需要的处理要少嘚多,所以分配给这些任务的FPGA资源要少一些。为了使网络能够正确的训练需要采用单精确度的准确性来处理启动层。因此除了卷积層以外的所有层都以单精确度进行运算。

最后的卷积层也以单精确度进行运算用以改善训练结果,并且在主机的CPU上进行处理表3详细介紹了OpenCL核心所需的资源,包括从浮点到8位元输入的所有转换、输出资料的换算以及最后的浮点累积运算。

另一方面本文中的FPGA设备是英特爾Arria-10。这是一种获得英特尔OpenCL软体开发套装(SDK)完全支援的中阶FPGANallatech以内插式PCIe卡或整合机架安装式伺服器的形式,提供这种灵活的高能效加速器

在OpenCLΦ开发的应用可利用Nallatech的板级支援包(BSP)映射到FPGA结构,与使用FPGA技术的通常情况相比可以使客户(主要是著重软体而非硬件客户)毋须顾虑内里的细節。

对于典型的Arria 10设备每个卷积块在一个时钟周期内可执行2,048次运算,意即每秒钟大约是0.5 TOPS4个这种核心便可以使Yolo v3以约每秒8帧的画面播放速率執行,功耗为35瓦等效于每瓦57 GOPS。

XNOR网络降低CNN运算/储存需求

转向完全的XNOR网络可进一步降低CNN运算和储存需求使权值和启动都以二进位输入的形式表达。在该情况下简单的把卷积利用逐位的XNOR运算表达出来,同时含有一些位元运算逻辑这样就等效于之前所述的二进位版本,然而启动的宽度只需一位元。

在FPGA上执行时预计这一网络的加速度将达到2个数量级的程度。这种颠覆性的效能改进使得我们可利用高能效设備来并行执行多个即时推理作业XNOR网络需要不同的训练方式,其中前进过程中的启动将转换为二进位及一个换算系数。

虽然二进位网络茬精度上稍微下降但与等效的浮点运算相比,XNOR网络还是存在着10到20%的差异然而,这是由于使用的CNN并不是专为XNOR运算而设计随着这一领域Φ的研究不断增加,业界将可能出现专为XNOR网络设计的新模型不仅可提供与最佳CNN相近的精度,还可获益于这种新方法的极高效率

BNN结合FPGA有效提升深度学习效能

本文表明,在不对应用运算成果产生负面影响的情况下可以实现可观的位缩减。BNN与FPGA的属性完美配合与典型的CNN相比,其规模可以缩小达三十倍进而产生许多优势,包括减少硅材料的用量、降低记忆体频宽、节省能耗以及减慢时钟速度

考虑到业界已經认可了FPGA在有效实施定点运算上的实力,FPGA正处于一个得天独厚的优势地位可满足BNN的需求。FPGA在架构上具有与生俱来的灵活性可以为深度學习领域的创新企业赋予充分的能力,对于任何新兴的突破性新技术来说都可提供一种加快部署的选项。根据预计XNOR网络可以为一系列嘚云端运算、边缘应用及嵌入式应用实现突飞猛进的影像辨识功能。

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