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按分析时序逻辑电路的步骤
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3秒自动关闭窗口第四章时序逻辑电路；本章介绍各种触发器的结构组成、工作原理、逻辑功能；第一节基本知识、重点与难点；一、基本知识；（一）触发器的基本概念1.触发器特点；触发器与组合逻辑电路不同，触发器的输出不仅与输入；2.触发器控制信号；触发器的外部控制信号分为三类：；（1）置位信号、复位信号：置位信号和复位信号有高；（2）时钟脉冲信号：时钟脉冲信号为触发器的控制端；触发器有
第四章 时序逻辑电路
本章介绍各种触发器的结构组成、工作原理、逻辑功能以及各种特性。触发器是由基本门电路组成的具有反馈连接、且输出状态不仅和输入状态有关，而且和输出原状态有关、具有记忆性的电路。本章还介绍时序逻辑电路的基本概念、组成结构，各种时序电路的分析和设计方法。本章的学习将为深入学习具有特定功能的中规模时序电路奠定良好的基础。
第一节 基本知识、重点与难点
一、基本知识
（一）触发器的基本概念 1. 触发器特点
触发器与组合逻辑电路不同，触发器的输出不仅与输入信号有关，而且还与触发器原来的状态有关。触发器具有记忆功能，是构成时序电路的基本单元电路。触发器具有两个稳定的状态0和1。在不同的输入信号作用下，触发器可以置成0，也可以置成1。当输入信号消失后，触发器能保持其状态不变。
2. 触发器控制信号
触发器的外部控制信号分为三类：
（1）置位信号、复位信号：置位信号和复位信号有高有效或低有效、同步或异步之分。置位信号SD和复位信号RD是低有效的异步信号，当信号有效时，触发器置1或清零，SD和RD不能同时有效。
（2）时钟脉冲信号：时钟脉冲信号为触发器的控制端，决定触发器的状态何时转换。 （3）外部激励信号：外部激励信号在CP脉冲作用下控制触发器的状态转换。 3. 触发器类型
触发器有不同的分类方法，按触发方式分类，有：电位触发方式、主从触发方式和边沿触发方式。按逻辑功能分类，有：RS触发器、D触发器、JK触发器和T触发器等。
4. 触发器逻辑功能描述方法
触发器的逻辑功能是指触发器的次态与现态以及输入信号之间的逻辑关系。描述触发器的逻辑功能常用方法有：
（1）状态转换表与激励表 （2）特征方程 （3）状态转换图 （4）时序图
（二）触发器的基本类型 1. 基本RS触发器
基本RS触发器没有同步触发脉冲，输入信号直接控制输出端的状态。只要输入变化，输出立即变化。
??Qn?1?SD?RDQn
基本RS触发器的特征方程为：?
2. 同步RS触发器
同步RS触发器在时钟脉冲CP有效时，如CP=1期间，触发器的输出随输入信号的变化而改变。在时钟脉冲有效期间，其特征表、特征方程与基本RS触发器完全相同。同步RS触发器为电平触发方式，特点是在CP=1整个时间内，触发器输出都会随输入信号的变化而变化。这种现象称为“空翻”。
3. 主从RS触发器
主从RS触发器由主触发器和从触发器两部分组成，主从RS触发器在CP=1期间把输入信号送入主触发器，整个触发器的状态并不改变。当CP下降沿到来时再将触发器的状态传入从触发器，触发器的状态才可能翻转。主从RS触发器克服了同步RS触发器的“空翻”现象。主从RS触发器在时钟脉冲CP下降沿时，其特征表、特征方程与基本RS触发器完全相同。
4. 主从JK触发器
主从JK触发器的工作过程与主从RS触发器相同，分为两步：CP=1期间，接收J、K端的外部信号并存入主触发器，从触发器状态不变；在CP由1变为0时，主触发器状态不变，从触发器状态翻转；CP=0期间，主触发器不接收J、K端的外部信号，触发器的状态不变。在一个时钟周期内，主从JK触发器状态只在CP下降沿发生一次变换。在CP=1期间，如果J、K端的信号发生变化，主触发器的状态能够也只能够变化一次，称为主从JK触发器的一次变化。
JK触发器的特征方程为： Qn?1?JQn?KQn 5. 边沿JK触发器
边沿JK触发器在时钟脉冲的下降沿触发翻转。要求J、K信号在时钟脉冲CP的下降沿之前一段时间到来。在CP=1、CP=0及CP上升沿期间，J、K信号的任何变化都不会影响触发器的输出结果，因此，电路具有更强的抗干扰能力。其特征方程、激励表与主从JK触发器完全一样。
6. 维持阻塞D触发器
维持阻塞D触发器为边沿触发器。在CP脉冲上升沿状态翻转，翻转结果取决于CP上升沿到达瞬间输入信号D的状态。
D触发器的特征方程为： Qn?1?D （三）时序电路的基本概念
数字逻辑电路可分为两大类：组合逻辑电路和时序逻辑电路，前者简称组合电路，后者简称时序电路。在逻辑电路中，如果任一时刻的输出信号不仅取决于该时刻输入信号，而且还与电路原来的状态有关，或者说与电路原来的输入信号有关，具备这种功能的电路被称为时序逻辑电路。
1. 时序电路的特点
时序电路具有记忆能力，能保存电路原来的输入状态；时序电路含有存储电路，这些存储电路多数由触发器构成。时序电路有两大类：同步时序电路和异步时序电路。
2. 时序电路与组合电路的区别
时序电路在某一时刻的输出不仅取决于该时刻电路的输入，还取决于该电路原来的状态，也就是说与电路原来的输入有关。而组合电路在某一时刻的输出仅仅取决于该时刻电路的输入。
3. 同步时序电路
电路中有一个统一的时钟脉冲源，存储电路里所有触发器的状态变化都与同一个时钟脉冲同步。在电路结构上，存储电路中各触发器的时钟脉冲端接同一个时钟脉冲源。
4. 异步时序电路
电路中没有统一的时钟脉冲，触发器状态的变化不与时钟脉冲同步。 （四）同步时序电路的分析与设计 l. 同步时序电路的分析
时序电路完成的逻辑功能不同，组成结构不同，其分析步骤也有所不同。对具体电路分析时，应能做到灵活应用。
同步时序电路分析的一般步骤如下：
（1）根据给定的同步时序电路列写方程：时序电路的输出方程，各触发器的驱动方程。 （2）将触发器的驱动方程代入对应触发器的特征方程，求出时序电路的状态方程。 （3）根据时序电路的输出方程和状态方程，计算时序电路的状态转换表、画出状态转换图或时序图。状态转换表、状态转换图或时序图三种形式之间可以互相转换。
（4）根据上述分析结果，用文字描述给定同步时序电路的逻辑功能。 2. 同步时序电路的设计
设计是根据给定具体的逻辑问题，给出符合其功能要求的时序电路。设计是分析的逆过程，设计又称为综合。这里只给出用小规模集成电路进行设计的步骤，设计的基本思想是用最少的触发器和门电路实现符合要求的时序电路。
（1）根据给定的逻辑功能建立原始状态转换图 分析给定的逻辑问题，定义输入变量、输出变量以及电路的状态。根据实际的逻辑问题，分析每一种输入情况下的状态变化和相应的输出，从而构成原始状态转换图或原始状态转换表。
（2）状态化简
原始状态转换图可能包含多余的状态，状态数目越多，设计的电路越复杂。状态化简，消去多余的状态，求出最小化的状态转换图或状态转换表。
（3）状态编码
对简化后的状态转换表中每一个状态用一个二进制代码来表示，即进行状态编码，也叫做状态分配。状态编码的方案不同，所得到的电路结构及其复杂程度不同，状态编码应当以有利于触发器驱动方程的简化为原则。
（4）选择触发器
选择不同类型的触发器，设计出的电路不同。利用编码后的状态转换表，根据选定触发器的类型，求驱动方程和输出方程。
（5）画逻辑电路图 （6）画全状态转换图
全状态转换图指的是包含触发器所有状态组合的转换图。检查电路是否符合设计要求，符合要求，则设计完毕。否则，需修改设计。
（五）异步时序电路
同步时序电路中有统一的时钟信号，异步时序电路没有统一的时钟信号。因此，异步时序电路的分析与设计与同步时序电路有所不同。
1. 异步时序电路的分析
（1）分析电路，列写各触发器的驱动方程和时钟方程； （2）根据触发器的特征方程，求出电路的状态方程；
（3）求状态转换表；求解状态转换表时，首先分析触发器有无时钟信号，在有时钟信号的前提下，再计算状态的转换。
（4）确定电路的逻辑功能。 2. 异步时序电路的设计
（1）根据设计要求，确定状态数目、选择状态编码，列写状态转换表。
（2）确定触发器类型，选择每个触发器的时钟信号，求时钟方程、驱动方程和输出方程；
（3）画出逻辑电路图或波形图。
二、重点与难点
1. 触发器的特点及分析 在数字系统设计中，触发器是一个重要的元件，因为它是组成各种时序电路的基本单元，也是分析设计时序电路的基础。
2. 触发器逻辑功能的分类及其优缺点
按照逻辑功能的不同，触发器分为RS、JK、D触发器等，通过分析各类触发器的优缺点，深入了解、掌握并灵活应用各类触发器。
3. 触发器功能描述
要求能用特征表、激励表、特征方程及状态转换图描述和分析触发器的功能。分析边沿结构触发器和主从结构触发器的电路结构，掌握各种触发器的逻辑功能。
4. 时序逻辑电路的概念
时序逻辑电路的次态由电路的输入信号和电路的初态共同决定。同组合逻辑电路相比，时序逻辑电路的电路结构、逻辑功能以及描述方法的不同。
5. 同步时序电路的设计
时序逻辑电路在数字系统中起着非常重要的作用，熟练地设计出符合要求的电路，是数字电子技术学习的目标之一。现代电子系统的集成度越来越高，功能越来越强，系统设计者必须具有同步时序电路设计的基础。
6. 异步时序电路的分析
分析电路的能力是数字电子技术课程学习的重要内容之一，无论是同步时序电路，还是异步时序电路，分析方法是灵活的，可以按照分析步骤一步一步进行，也可根据实际情况省去其中的一步或几步。
1. 正确理解触发器的电路结构及逻辑功能
电路结构以维持阻塞和主从结构为代表，逻辑功能以D和JK触发器为代表。 2. 根据输入波形画触发器的输出波形
触发器输出波形分析时应注意以下几个问题。 （1）异步置位信号和异步复位信号 由于异步信号不受其他信号的约束，因此分析输出波形时应特别注意。这些信号多为低有效，但是不排除高有效的置位和复位信号，在少数情况下，有同步置位和同步复位信号。
（2）时钟信号（CP）
时钟信号有上升沿有效，也有下降沿有效，应注意电路符号的标识。 （3）触发器的激励信号
确定异步信号无效、时钟边沿有效后，才能根据给定触发器的逻辑功能确定输出波形。 3. 同步时序电路的分析与设计方法
这里介绍的同步时序电路的分析与设计方法不仅适合于中、小规模集成电路，同时也是今后进一步深入学习大规模集成电路和复杂数字系统的基础。
4. 异步时序电路的分析与设计
异步时序电路的分析与设计虽然不是课程的重点，但是还是应该建立异步时序电路的分析与设计的概念，全面了解时序电路。
三、考核题型与考核重点
1. 概念与简答
题型1为填空、判断和选择； 题型2为叙述基本概念与特点。 建议分配的分数为3～6分。 2．分析与设计
题型1为根据组合和时序混合的综合电路，分析得出状态转换图或时序图，描述其功能； 题型2为根据给定的逻辑功能，设计出符合要求的时序电路。 建议分配的分数为8～12分。
第二节 典型题解
例题4.1 由两个与非门组成的基本RS触发器电路如例题4.1图（a）所示，已知输入信号波形如例题4.1图（b）所示，，试给出该触发器的特征方程并画出触发器Q、Q端波形。
解：基本RS0 触发器的特征方程为
??Qn?1?SD?RDQn ? ??RD?SD?1
根据特征方程或特特性表、输入信号波 形，画触发器Q、Q端波形如例题4.1图 （c）所示。在画波形的过程中，特别要注 意的是，当SD、RD同时为低电平时，Q和
Q同时变为1，如果SD、RD同时由0变成
1，Q及 Q的状态无法确定。在其他SD、
RD的取值情况下，Q和Q互为反状态。
例题4.2 JK触发器的输入波形如例题 4.2图（a）所示，分别画出主从JK触发器
和负边沿JK触发器输出Q端波形，初态 为1。 （b）
解：主从JK触发器和边沿JK触发器的区别在于前者有一次变化问题，后者没有。因
此在CP=1期间，J、K信号有改变时，主从JK触发器有一次变化问题。在CP=1期间，J、
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时序逻辑电路的分析是指给出时序电路的逻辑图，求解该电路逻辑功能的过程。同步时序电路的一般分析方法和步骤见下图所示。