您所在位置： &
&nbsp&&nbsp&nbsp&&nbsp
5.异步时序逻辑电路.ppt 55页
本文档一共被下载：
次 ,您可全文免费在线阅读后下载本文档。
下载提示
1.本站不保证该用户上传的文档完整性，不预览、不比对内容而直接下载产生的反悔问题本站不予受理。
2.该文档所得收入(下载+内容+预览三)归上传者、原创者。
3.登录后可充值，立即自动返金币，充值渠道很便利
需要金币：350 &&
5.异步时序逻辑电路剖析
你可能关注的文档：
··········
··········
5.2.2脉冲异步时序逻辑电路设计应注意两个问题：由于不允许两个或两个以上输入端同时为1（用1表示有脉冲出现），设计时可以作如下处理：当有多个输入信号时，只需考虑多个输入信号中仅一个为1的情况，从而使问题的描述得以简化。在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况作为无关条件处理，从而有利于函数的简化。当采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。*各触发器的异步时序电路激励表QQ(n+1)CPD00d00dd10dQQ(n+1)CPJK00d0d0dddd00ddQQ(n+1)CPT00d00dd00dQQ(n+1)CPRS00dd00ddd0d0ddRS触发器D触发器JK触发器T触发器从表中可知，当所求触发器状态保持不变时，有两种不同的处理方法：一是令CP为d，输入端取相应值；二是令CP为0，输入端取任意值；若使触发器状态发生改变，输入端为相应值且CP取指必为1。*例如，当要使D触发器维持0不变时，可令CP为d，D为0；也可令CP为0，D为d。显然，这将使激励函数的确定变得更加灵活，究竟选择哪种处理方法，应看怎样更有利于电路简化。一般选CP为0，输入任意，因为这样显得更清晰。5.2.2脉冲异步时序逻辑电路设计*2、步骤设计过程与同步时序电路相同，具体如下：(1)形成原始状态图和状态表；(2)状态化简；(3)状态编码；(4)确定激励函数和输出函数；(5)画逻辑电路图5.2.2脉冲异步时序逻辑电路设计*例5.5设计一个脉冲异步时序电路，该电路有3个输入x1、x2和x3，一个输出Z。当电路接收到输入脉冲序列x1-x2-x3时，输出Z由0变为1，其后出现输入脉冲x2时，输出Z才由1变为0。电路的典型输入、输出波形如图所示。*解：（类似于同步时序电路的序列检测器）第一步做原始状态图和状态表首先，有典型序列可以看出，输入x序列为脉冲信号，但输出Z为电平信号，故电路采用Moore型电路设计。设状态初始状态为A，若输入x1，则由B状态记忆，输入x2，创建新状态C，输入x3，有D状态记忆，且输出为1。注意：三个输入，同一时刻只有一个输入为有效值。*A/0B/0C/0D/1x1x2x3x1x3x2x3x2x1x1x3x2yx1x2x3ZABAA0BBCA0CBAD0DDAD1*第二步状态化简该状态表已是最小化状态表。第三步状态编码4个状态需由2位编码表示y2y1010AD1BCy2y1x1x2x3Zy2yx0xdddddd01dddddddd01dddddddd01dddddddd10dd0010101*第四步确定激励函数和输出函数表达式y2y1x1CP2D2CP1D1x2CP2D2CP1D1x3CP2D2CP1D1ZD00d000dddddddd00d001dd01d00dd0dddd0d00d00x1x2x3y2y1CP2=x1y1+x2D2=x2y2y1CP1=x1y2+x2y2+x3CP1=x1CP2D2CP1D1*第五步根据函数式画电路图。*例5.6设计一个脉冲异步时序逻辑电路，该电路用来检测“X1-X2-X2”序列检测器，该电路仅在“X1-X2-X2”序列出现时产生输出Z=1。*解：第一步做原始状态图和原始状态表CABx2/0x1/0x2/0x2/1x1/0x1/0现态x1x2AB/0A/0BB/0C/0CB/0A/1*第二步状态化简该状态表已为最简状态。第三步状态编码A：00，B：01，C：10现态x1x2=00x1x2=10x1x2=11x1x2=/0dd/d00/dd/d10/011dd/ddd/ddd/ddd/ddd/d00/1*第四步求激励函数和输出函数表达式现态x1x2=00CP2D2CP1D1x1x2=10CP2D2CP1D1x1x2=11x1x2=01CP2D2CP1Dd01/00d11dd/d00/dd101/00dd1dd/d10/0111011dd/ddddddd/ddddddd/ddd/dddddd01/11011
正在加载中，请稍后...次态卡诺图法-学术百科-知网空间
次态卡诺图法
次态卡诺图法
next state karnaugh map
与"次态卡诺图法"相关的文献前10条
讨论了同步时序逻辑电路的次态卡诺图分析法与异步时序逻辑电路的次态卡诺图分析法，这两种方法分别是利用状态方程给出各触发器的次态卡诺图，并由次态卡诺图画出状态转换图以及利用状态方程和
针对应用代数法和列表法分析同步时序电路计算逻辑值工作量繁杂且容易出错的缺点．提出了一种基于时序电路的次态共卡诺图的快速分析法。该方法首先求出时序电路中各触发器的次态表这式，然后把
时序逻辑电路的次态卡诺图综合设计法 ,是将有关信号的下降沿或上升沿用箭头在次态卡诺图中标示出来 ,并根据化简需要填出各约束项的次态取值 ,从而将时钟信号的选取和自启动的检验合并在
介绍了研究数字逻辑的几种新方法,即用逆向思维法直接填写卡诺图,在触发器的状态方程中标示定义域,用“次态卡诺图法”分析时序逻辑电路的功能.这几种方法形象、简单快捷,不需进行繁杂计算
用“分项满足法”直接填写卡诺图;将触发器的功能引入“预令”和“动令”的概念,并用“↑”或“↓”标示“动令”;用“综合次态卡诺图法”分析时序逻辑电路的功能,这几种新的研究方法有形象
介绍了次态联合卡诺图在同步时序逻辑电路设计中的应用,重点讨论了异步时序逻辑电路的设计方法,提出了异步时序逻辑电路设计的驱动函数法和翻转模式法,并分别举例说明次态联合卡诺图在同步和
深入分析了卡诺图的属性,讨论了卡诺图与真值表的关系,指出卡诺图就是二维真值表。将分离的多个卡诺图结合在一起,构成了联合卡诺图。举例说明了联合卡诺图在多输出逻辑函数化简中的应用。讨
该文根据动态卡诺图的原理,提出了异步时序电路设计的新方法-基于覆盖技术的异步时序电路设计法。该方法采用α,β覆盖,不仅可通过卡诺图直接得出整个电路的次态方程,而且与传统的异步时序
通过分析逻辑函数的最小项表式与卡诺图相应项之间的内在联系,总结出从逻辑或直接填卡诺图的方法,省去教材中要求把逻辑式化成最小项之和的繁琐过程(步骤);比较了时序逻辑电路设计中卡诺图
本文探讨了异步计数器设计中确定触发器次态卡诺图的一种新方法一依据时序图确定为０为１最小项法，并以一个异步十进制加法计数器的设计为例，论述了新方法的先进之处．
"次态卡诺图法"的相关词
快捷付款方式
订购知网充值卡
<font color="#0-819-9993
<font color="#0-
<font color="#0-您所在位置： &
&nbsp&&nbsp&nbsp&&nbsp
第六章 时序逻辑电路的VHDL语言描述.ppt 178页
本文档一共被下载：
次 ,您可全文免费在线阅读后下载本文档。
&#xe600;下载提示
1.本站不保证该用户上传的文档完整性，不预览、不比对内容而直接下载产生的反悔问题本站不予受理。
2.该文档所得收入(下载+内容+预览三)归上传者、原创者。
3.登录后可充值，立即自动返金币，充值渠道很便利
需要金币：100 &&
第六章 时序逻辑电路的VHDL语言描述
你可能关注的文档：
第六章　时序电路时序逻辑电路的输出不但和当前输入有关，还与系统的原先状态有关，即时序电路的当前输出由输入变量与电路原先的状态共同决定。作为时序逻辑电路的基本特征，时序逻辑电路应具有“记忆”功能。触发器是时序电路最常用的记忆元件。任何时序逻辑电路都是以时钟信号为驱动信号的，时序电路通常在时钟信号的边沿到来时才发生状态变化。因此，设计时序逻辑电路时，必须要重视时钟信号。本章将首先介绍常用触发器的设计方法，然后介绍常用的时序电路：计数器、寄存器、移位寄存器等。6.1时序电路的时钟信号　　时钟信号在时序电路中有着重要的作用，它将驱动时序逻辑电路的状态转移，根据时钟信号可以区别时序电路的现态和次态。6.1.1时钟信号边沿的描述　　时钟信号的边沿分上升沿和下降沿，有的时序逻辑电路是用上升沿驱动，有的是用时钟信号的下降沿驱动。１.时钟的上升沿描述从图中可看出时钟信号的变化过程：０　变化　１。在VHDL语言中可用信号的属性函数来描述这三个状态：clk’LAST_VALUE’=‘0’,clk’EVENT,clk=‘1’　。由于上升沿是瞬时完成的，也就是说当这三个条件同时满足时，说明时钟信号出现了上升沿。所以判断的条件为：Clk’LAST_VALUE’=‘0’ANDclk’EVENTANDclk=‘1’　２.时钟的下降沿描述判断的条件为：Clk’LAST_VALUE’=‘１’ANDclk’EVENTANDclk=‘０’由于实际工作中时钟信号是明确给出的，只有‘１’和‘０’，所以用判断条件也可为(maxplus中支持的格式)：clk’EVENTANDclk=‘１’　（上升沿）　clk’EVENTANDclk=‘０’　（下降沿）6.1.2时钟作为敏感信号在时序电路中，时钟信号是必不可少的，在VHDL中都是用时钟信号作为进程的驱动来实现和时钟的同步。１.显式表示时钟敏感信号如果将时钟信号放在进程的敏感信号表中，当时钟变化时启动进程。２.隐式表示时钟敏感信号（一般不用）时钟信号不放在进程的敏感信号表中，用WAIT语句来控制进程的执行。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYclock_instIS?ENDENTITYclock_?PROCESS(clock_signal)--显式表示BEGINIF(clock_signal='1')THEN其他处理语句;ENDIF;ENDPROCESS;?PROCESSBEGINWAITON(clock_signal)UNTIL(clock_signal=‘0');
?其他处理语句；?ENDPROCESS;时钟敏感信号设置时注意：1.无论是在进程还用WAIT中对时钟边沿说明时，一定要说明是上升沿还是下降沿。2.当时钟作为进程的敏感信号表时，在敏感信号表中不能同时出现多个时钟信号，其它信号可以和敏感信号并列放在敏感信号表中。3.采用WAIT时，由于其是进程的同步点，它要么放在进程的最前面，要么放在进程的最后面。６.2　时序电路的复位方法　　时序电路的初态是由复位信号来触发而设置的，所以复位是时序电路中的基本动作。6.2.1　时序电路的同步复位方法　　时序电路的同步复位是指：当电路的复位信号有效并且时钟信号的边沿到来时，时序电路才进行复位。　　在VHDL中描述时序电路的同步复位时，把时钟信号作为进程的敏感信号，用于监测时钟的边沿，同时采用IF语句判断复位信号。【例6-3】VHDL程序中描述时序电路同步复位的示例程序。 ?xianshi:PROCESS(clock_signal)--显式表示BEGINIF(clock_signal_condition)THENIF(synchronization_reset_condition)THEN　　signal_n&=reset_value_n;　　temp_n:=reset_value_　ELSE　　其他处理语句；　ENDIF;ENDIF;ENDPROCESSyinshi:PROCESS　　
--隐式表示　BEGINWAITON(clock_signal)UNTIL(clock_signal_condition);　IF(reset_condition)THENsignal_n&=reset_value_n;temp_n:=reset_value_ELSE其他处理语句；ENDIF;ENDPROCESS6.2.2时序电路的异步复位方法　　异步复位时，只要复位信号到时电路就立即进行复位操作，不管此时时钟信号的情况。　　在VHDL程序中时序电路的异步复位描述和同步复位不同，首先在进程的敏感信号表中必须同时包含时钟信号和复位信号，其次是采用IF语句
正在加载中，请稍后...当前位置： >
> 第6章 时序逻辑电路
第6节 异步时序逻辑电路
与同步时序逻辑电路相比，异步时序逻辑电路没有统一的时钟，各级触发器的状态变化不是在统一的时钟作用下完成的，电路的状态是直接由输入信号决定，电路结构简单，但是速度慢，随着位数的增加，计数器从接受计数脉冲到稳定状态的建立，时延也大大增加。
异步时序逻辑电路根据输入信号的形式不同分为脉冲异步时序逻辑电路和电平异步时序逻辑电路。脉冲异步时序逻辑电路框图如图6.6.1所示，其电路由主要由触发器组成，与同步时序逻辑电路相似，不同之处在于触发器中的时钟不统一，分析方法和同步时序逻辑电路的方法也基本相同。
电平异步时序逻辑电路框图如图6.6.2所示，其电路主要由带反馈的组合延迟单元电路组成，其分析方法和前者完全不同，主要用状态流程表和时间图的分析方法。
6.6.1脉冲异步时序逻辑电路
脉冲异步时序逻辑电路的时钟信号不是统一的，各个触发器的时钟端没有连接在一起，所以分析时必须注意各个触发器的时钟信号的边沿变化情况，来决定该触发器的状态是否发生改变。
1. 4为二进制异步计数器
图6.6.3为TTL电路组成的4位二进制异步计数器电路。电路由4个JK触发器组成，J、K输入端均为悬空，即J= K =1，所以4个JK触发器接成了T触发器的形式，T触发器的工作特点是每来一个时钟脉冲的下降沿（有的可能是上升沿）输出端翻转为相反的状态。计数脉冲加在第一个JK触发器的时钟端，后面三个JK触发器分别与前一个JK触发器的Q端相连。所以JK触发器的状态是否发生翻转取决与其时钟端是否有下降沿出现，如果该时钟端出现下降沿，则该JK触发器翻转为相反的状态。
根据T触发器T=1时的状态转移方程：，可以写出4个JK触发器的状态转移方程为
&&&&&&&&&&&&&&&&&&&&& (6.6.1)
式（6.6.1）中的下降箭头表示相应触发器是在对应输出量下降沿到来时状态才发生变化的，如JK触发器2的次态的状态变化是发生的下降沿到来。根据式（6.6.1）可以作出状态转移表，如表6.6.1所示。表中的箭头表示该计数输出端的下一个状态为0，即产生下降沿。
当4个JK触发器处于初态0000时，加入计数脉冲，则只有触发器1状态发生变化，，计数器状态转换为0001；加入第二个时钟脉冲时，触发器1状态翻转，，的值由上一个时钟作用时的1&0，产生了下降沿，作用到触发器2的时钟端，使触发器2的状态也能够翻转为相反的状态，，此时计数器得状态为0010；加入第三个时钟脉冲，触发器1得状态发生变化，，计数器状态转换为0011；加入第四个时钟脉冲，触发器1状态翻转，，的下降沿又使触发器2的状态发生变化，，的下降沿又使触发器3的状态发生变化，，此时计数器的状态为0100，如此可以作出一系列计数脉冲作用下，计数器的输出状态转换情况。
表6.6.1& 4位二进制异步计数器状态转移表
从表中的分析可以看出，某一位的触发器状态是否发生变化，取决于比它更低位的触发器输出结果是否有下降沿产生，这样就会造成计数状态变化的时延，计算速度比同步计数器慢，但是其电路比较简单。
状态转换图与同步计数器相同，在此不在赘述。
2. 集成异步计数器
图6.6.4为二－五－十进制异步计数器74L2S90内部电路结构。电路由四个JK触发器组成，有两个时钟输入端，时钟端不同的组合可以达到多种计数进制的要求。S9(1)、S9(2)和R0(1)、R0(2)为计数器置9端和复位端。
74LS290的计数功能如表6.6.2所示。
表6.6.2 74LS90功能表
R0(1)&R0(2)＝S0(1)&S0(2)＝0
二进制计数
五进制计数
8421BCD码十进制计数
5421BCD码十进制计数
&&& 从表中可以看出74LS290具有多种计数模式。当计数输入端加在CP1，CP2不加入计数脉冲，Q1作为计数结果的输出端，则74LS290工作在二进制计数方式，输出是对输入信号的二分频。当计数脉冲加到CP2，CP1不加入计数脉冲，Q2、Q3、Q4作为计数结果的输出端，则74LS290工作在五进制计数方式。当计数脉冲加到CP1，CP2接输出端Q1，Q1、Q2、Q3、Q4作为计数结果的输出端，则74LS290工作在十进制计数方式，以8421BCD码方式输出。当计数脉冲加到CP2，CP1接输出端Q4，Q1、Q2、Q3、Q4作为计数结果的输出端，则74LS290也是工作在十进制计数方式，但是输出端以5421BCD码方式输出。74LS290的逻辑简图如图6.6.5所示。
&& 利用74LS290的置位和复位端同样可以构成十以下的任何一种进制数的运算。图6.6.6为用74LS290组成七进制计数器的电路。其工作原理可以结合前面讲到的复位法获得任意进制数的计数，请读者自己分析其状态转换图。
图6.6.7为12位异步二进制计数器CC4040内部逻辑电路，电路由12个触发器组成，每个触发器的输入取决于前级的输出，对应12个输出端。为计数脉冲的输入端，下降沿计数。R为异步复位端，高电平有效。Q1～Q12为计数结果输出端。CD4040的最大计数可达十进制数的212。
利用CD4040可以构成分频系数较大的分频电路。如果输入到端的信号的频率为4096Hz，则输出端Q12的信号频率1 Hz(212 分频)。
集成中规模异步计数器还有：4位二进制异步计数器74LS197、74 LS 293、74 LS 393，7位二进制异步计数器CC4024，14位异步计数器CD4020、CD4060，十进制异步计数器74LS196、74LS90，双二－五－十进制异步计数器74LS390，异步双十进制异步计数器74LS490等。
例6.6.1 分析图6.6.8异步计数器电路
解：结合电路可以写出各个JK触发器的时钟信号
&&&&&&&&&&&&&&&&&&&&&&&&&&& (6.6.2)
均为下降沿计数。
&&& 根据电路写出3个JK触发器的驱动方程为
&&&&&&&&&&&&&&&&&&& (6.6.3)
&&& 根据JK触发器的特性方程，可以得到3个JK触发器的状态方程为
&&&&&&&&&&&&&&&&& (6.6.4)
&&& 有了状态转移方程可以假设电路的初始状态为000，然后加入时钟脉冲，得到各个触发器的新状态。第一个时钟脉冲的下降沿到来时，该下降沿作用在触发器1和触发器3上，这两个触发器的状态都可能发生翻转，此时3个触发器的初态为，将初态值及时钟的下降沿代入式（6.6.4），Q1的状态会发生变化，得到，此时Q1的上升沿作用到了触发器2上，由于触发器2也是下降沿触发，所以此时的Q2状态不会发生变化，得到，对于触发器3，由于，得到，于是第一个时钟脉冲之后，得到计数器的新状态为001。当第二个时钟脉冲的下降沿到来时，同样的分析方法，结合式（6.6.4）以及前一个状态作为现在时钟作用时的初态，得到新的状态为010，分析所得到的状态转移关系如表6.6.3所示。
表6.6.3中表示出了初始状态000，输入5个时钟脉冲后回到初始状态的循环。由此可见该计数器完成的功能是五进制计数。将五进制计数循环之外的状态带入式
6.6.4，可以得到次态的结果，如表6.6.3所示。作出状态转换图如图6.6.9所示。
表6.6.3& 例6.6.1状态转移表
从状态转换图可以看出该异步计数器能够自启动。从脉冲异步时序逻辑电路的分析来看，方法基本上和同步时序逻辑电路的分析相同。在分析中，触发器下一个逻辑状态的得出，必须考虑该触发器的时钟端是否有触发信号的下降沿。
6.6.2电平异步时序逻辑电路分析
&&& 电平异步时序逻辑电路的特点是：电路的状态改变是由输入信号电位的变化直接引起的，而脉冲异步时序电路状态的改变是由于输入脉冲信号的边沿（上升沿或者下降沿）；电路的二次状态和激励状态仅仅相差一个时间延迟，即二次状态是激励状态延时后的再现；输入信号的一次变化可能引起二次状态多次变化；电路中存在稳态和非稳态。
电平异步时序逻辑电路的分析方法为：写出激励函数表达式、作出流程表、作出总态图、总结逻辑功能。
例6.6.2：分析图6.6.10所示电平异步时序逻辑电路。
解：电路中有一个输入端x,三个输出端Y1、Y2和Z，同时将Y1和Y2反馈到电路的或-非门中。
&&&&&& （1）写出激励函数表达式与输出状态表达式
&&&&&&&&&&&&&
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& (6.6.6)
（2）作流程表
流程表反映的是电路中输出端和输入端之间的关系，表格中包括输出信号Y1和Y2、激励状态、输入信号x、二次状态y2y1等之间的关系。例6.6.2的流程表如表6.6.4所示。在流程表中，按照编码相邻的原则依次列出输入端的所用可能组合情况，本例中输入只有一个量x，所以其组合的情况只有两种。表格左列列出所有二次状态，也是采用相邻编码的方式列出其组合情况，这里二次状态有y2y1，其组合的可能性是4种。根据输入量和二次状态的取值，结合激励函数表达式（6.6.5）式，将运算得到的激励状态填入表中。例如，当时，假设此时二次状态为，代入式（6.6.5）中，可以得到激励状态为01。如果时，假设此时二次状态为，代入式（6.6.5）中，可以得到激励状态为00。按照这样的方法依次将输入量x的取值和二次状态的取值带入式（6.6.5）得到表6.6.4所有激励状态。
表6.6.4& 例6.6.2流程表
激励状态Y2Y1
在表6.6.4中，如果二次状态为00，输入时，得到的激励状态为01，与二次状态不同，所以00这样的二次状态在输入时，为非稳态；如果二次状态为00，输入时，得到的激励状态为00，与二次状态相同，所以00这样的二次状态在输入时，为稳态。表中将稳态用圆圈圈出，非稳态没有圈出。
从表6.6.4中看出电路有4个稳定状态，分别为00、01、11和10。状态之间的转化是在输入量x的作用下完成的。
&&& （3）作出时间图
为了较容易作出时间图，先作出总态响应序列，然后在根据总态响应序列作出时间图。总态是指电路输入和二次状态的组合。流程表中行列对应的状态就是总态。总态图是反映电路稳定状态之间转换关系及相应输出的一种有图形。下面通过作总态图的方法来表现状态之间的转化。设输入量x的值作如下变化循环：1&0&1&0&1，设在时，初始状态为Y2 = Y1 = 0，即初始总态为（1，00）。根据流程表可以列出总态响应序列为
时刻( t )：
输入( x ):
总态(x,y2y1):
从总态响应序列看出，如果某一时刻下面只有一个总态，那么这个这个总态是稳定的，如t0时刻的总态(1, 00)；如果某时刻下面有两个或多个总态，则最下面的那个总态才是稳定的，其它总态均为不稳定总态，如t1时刻的总态(0, 00)为不稳定总态，下面的总态(0, 01)为稳定总态。
根据总态响应序列，作出时间图如图6.6.11所示。图中t0时刻总态为(1, 00)，即x = 1，y2 =0，y1 =0，此状态保留到t1时刻，由此可以作出t0～t1时间段的波形。在t1时刻的总态为(0, 00)，即x=0，y2 =0，y1 =0，此状态是不稳定的，其持续时间为Dt，由此可以作出t1～t&1时间段的波形。在t&1时刻，总态为(0, 01)，即x = 0，y2 =0，y1 =1，此状态是稳定的，该总态一直保留到输入x的值发生变化的t2时刻。按此方法，可以作出输入x的序列作用下，电路完整的时间图。
根据总态响应序列，还可以作出总态转换图如图6.6.12所示。从总态转换图中可以看出该电路是一个输入数值变化的监测器，如果输入信号x变化了4次，则完成4个状态的循环。
Copyright &
.All Rights Reserved