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lpm_rom模块的使用
&&Quartus II中的lpm_rom模块的基本应用,包含其建立的详细建立!
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你可能喜欢QuartusII问题总结；使用Quattus会遇到许多Warning,硬件；带编号的QuartusIIWarnning:；1、Warning(10227):Verilog；解决方法：对输出定义位宽；原因：Verilog默认的位宽是32位，你在编程；解决方法：对数据进行位宽的定义,例如counte；3、Warning(10240):Verilog；原因：信号
QuartusII问题总结 使用Quattus会遇到许多Warning,硬件描述语言和C不同，有些Warning是不允许存在的，有些可以忽略。做一下对QuartusII Warnning的总结。 带编号的QuartusII Warnning: 1、Warning (10227): Verilog HDL Port Declaration warning at v_led.v(4): data type declaration for \原因：输入输出没有定义位宽。 解决方法：对输出定义位宽。有的教材书给的定义是output ...; reg[7:0] ...;这种定义会引起这种警告。所以定义采用 output reg[7:0] ...;就不会有这中警告。 2、Warning (10230): Verilog HDL assignment warning at v_led.v(13): truncated value with size 32 to match size of target (8) 原因：Verilog默认的位宽是32位，你在编程是使用的类似 counter=counter+1；后边的1没有给出数据宽度就会产生这种错误。 解决方法：对数据进行位宽的定义,例如 counter=counter+8'd1;这种警告也可以忽略不管。 3、Warning (10240):Verilog HDL Always Construct warning at I2C_V_Config.v(153): inferring latch(es) for variable \or more paths through the always construct 原因：信号被综合成了latch，锁存器的EN和数据输入端口存在一个竞争的问题 解决方法：将计数器从里面抽出来 4、Warning (10030): Net %using a default initial value '0' 原因：在同一时间对数据进行了赋值。同时对RAM或者ROM进行读写，造成了时序错乱。 解决方法：对程序的读写端口，进行检测，不能让他们在同一时间段出现2个值。 5、.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments 原因： 一个always模块中同时有阻塞和非阻塞的赋值 解决方法：在模块中的赋值方式只采用一种赋值方式。 6Warning(15400):WYSIWYGprimitive \t|dcfifo_21m1:auto_generated|altsyncram_1l81:fifo_ram|altsyncram_drg1:altsyncram5|ram_block6a15\解释：这里是采用的SDRAM的读写方式为1入2出的模式，将fifo2的输入信号给接GND了 措施：不用理会。 不含编号的Warning 1.Found clock-sensitive change during active clock edge at time
on register \ame>\原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector source file 2.Verilog HDL assignment warning at : truncated value with size
to match size of target ( 原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]而默认为32位,将位数裁定到合适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数 3.All reachable assignments to data_out(10) assign '0', register removed by optimization 原因:经过综合器优化后，输出端口已经不起作用了 4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results 原因:第9脚，空或接地或接上了电源 措施:有时候定义了输出端口，但输出端直接赋?0?，便会被接地，赋?1?接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning 5.Found pins functioning as undefined clocks and/or memory enables 原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。 措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individual clocks...>... 6.Timing characteristics of device EPM570T144C5 are preliminary 原因:因为MAXII 是比^新的元件在 QuartusII 中的r序并不是正式版的,要等 Service Pack 措施:只影响 Quartus 的 Waveform 7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register \_0|dffs[11]\原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间 措施:在中间加个寄存器可能可以解决问题 9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay 原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现 措施：setting-->timing Requirements&Options-->Default required fmax 改小一些，如改到50MHZ 10.Design contains
input pin(s) that do not drive logic 原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑 措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动. 11.Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK' 原因：FF中输入的PLS的保持时间过短 措施：在FF中设置较高的时钟频率 12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew 原因:如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。 措施:如果用有两组以上全局时钟的 FPGA 芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。 13.Critical Warning: Timing requirements were not met. See Report window for details. 原因：时序要求未满足， 措施：双击Compilation Report-->Time Analyzer-->红色部分（如clock setup:'clk'等）-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题 14.Can't achieve minimum setup and hold requirement
path(s). See Report window for details. 原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的 措施：利用Compilation Report-->Time Analyzer-->红色部分（如clock hold:'clk'等），在slack中观察是hold time为负值还是setup time 为负值，然后在：Assignment-->Assignment Editor-->To中增加时钟名(from node finder)，Assignment Name中增加 和多时钟有关的Multicycle 和Multicycle Hold选项，如hold time为负，可使Multicycle hold的值>multicycle,如设为2和1。 15: Can't analyze file -- file E://quartusii/*/*.v is missing 原因：试图编译一个不存在的文件，该文件可能被改名或者删除了 措施：不管他，没什么影响 16.Warning: Can't find signal in vector source file for input pin |whole|clk10m 原因：因为你的波形仿真文件（ vector source file ）中并没有把所有的输入信号(input pin)加进去，对于每一个输入都需要有激励源的 17.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0 原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目 措施：无须理会，不影响使用 18.Timing characteristics of device
are preliminary 原因：目前版本的QuartusII只对该器件提供初步的时序特征分析 措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。 19.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family 原因：用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存，但目前的器件不支持这个特性 措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁
20.Warning:Found xx output pins without output pin load capacitance assignment（网友：gucheng82提供） 原因：没有给输出管教指定负载电容 措施：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以消除警告 21.Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew 原因：使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑的输出当时钟用就会报门控时钟 措施：不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则无须理会该警告 QuartusII Error： 1.Error: Can't name logic function scfifo0 of instance \-- function has same name as current design file 原因：模块的名字和project的名字重名了 措施：把两个名字之一改一下，一般改模块的名字 2、Error: Width mismatch in port \原因：数据长度与定义的引脚长度不匹配。 解决方法：对引脚的数据宽度，或者连线前后的数据查看， 3、Error (10028): Can't resolve multiple constant drivers for net \原因：在不同的过程块对同一变量进行赋值。 解决方法：将同一变量移入到同一过程块中，附加判断语句进行赋值。 4、Error (10137): Verilog HDL Procedural Assignment error at tcount.v(14): object \left-hand side of assignment must have a variable data type 原因：数据类型不对。 解决方法：assign只能对wire型数据赋值。always中变量类型只能是reg,所以赋值语句要注意左右变量的类型。
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西北师范大学知行学院EDA 技术基于 LPM_ROM 的四位乘法器姓名：CMC 班级：08 电本 学号： 0 2课题：基于 LPM_ROM 的四位乘法器1、设计要求：用 Quartus II 调用 LPM_ROM（Libraryof Parameterized Module：参数可 设置模块库）模块，实现一个四位乘法器。设计两个输入信号分别做两个乘数及一个输出信号做积，而实现四位乘法功能。2、设计目的：（1）理解 LPM_ROM 模块的原理； （2）掌握 LPM_ROM 调用的使用方法。 （3）掌握 mif 文件的建立。 （4）掌握时序仿真。3、设计步骤：（1）建立 mif 文件； （2）根据设计要求，画出电路图，并对 LPM_ROM 模块进行设置； （3）对电路进行全速运行编译； （4）进行时序仿真；友情提示：设计文件下载请按住键盘 Ctrl 键点击此处（文件大小：691K）4、设计内容：I.Mif 文件：编写 mif 文件，实现乘数和积的设置； II.电路图：调用 LPM_ROM 模块，对其进行设置。1 ○新建一个 BlockDiagram 文件，在空白处双击，弹出元件库 symbol，输入 lpm_rom，调出 lpm_rom 模块，如下图：图 1（如果图小，无法看清，按 ctrl,滚动鼠标滚动轮可放大） 2 ○对 LPM_ROM 模块进行设置，如下图：图2图3图4图5 3 ○添加输入、输出，如下图：图5图6图7图8图 10III.时序仿真：建立 vwf 文件，点击菜单栏的“view”-“Utility Windows”-“Node Finder”-“List” ，列出引脚后，用 鼠标托到 vwf 文件中，如下图：图9以上为设计文件，即：电路图、mif 文件、时序仿真图。IV.Mif 文件：5、运行结果：6、注意事项：如果在电路图设计好后，全速运行，会有错误提示，进行以下设 置即可：点击菜单栏中的“view”-“Utility Windows”-“Project Navgator” 左侧出现设置框， ， 删除里面的其他文件， 只留下 plus.vhd （由于在此设计中将 lpm_rom 模块名称定义为了 plus，所以生成的 VHD 文件也是 plus.vhd，如果你将 lpm_rom 模块定义为 plus4，则此 处的文件也为 plus4.vhd）和 plus4.bdf 文件，如下图 01，然后再点 击“Assignments”-“Setting” ，添加这两个文件，如下图 02：图 01图 027、设计小结：LPM_ROM 模块有着重要的作用，学会调用它非常重要。此次设计 使我对 LPM_ROM 模块有了很深入的了解，对 LPM_ROM、mif 文件的使 用更加熟悉。本次设计过程中，我经过了大量学习和试验，查阅了很 多相关书籍，也在网上查找了很多资料，同时也向其他同学们请教，最终完成了此次设计。 在此衷心感谢刘老师的悉心教导和同学们的热 情帮助。
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LPM_ROM资料下载
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上传给有需要的人分享！...
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