用Verilog语言实现任意整数分频器
分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：
第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。电路上只需一个D触发器和一个非门即可实现，Q(n+1)=D，D=~Q(n),clk_out=Q(n+1)
第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：
占空比为非50%的三分频时钟，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。
three(clk_in,rst,clk_out);&
input clk_in,
output clk_
reg [1:0]&
always @(negedge rst or posedge clk_in)
if(rst==0)
clk_out&=0;
count&=count+1;&
if(count==1)
clk_out&=~clk_
else if(count==2)
clk_out=~clk_
另一种实现：
div3(CLKIN,CLKOUT,RESETn);&
input CLKIN,RESETn;&
output CLKOUT;&
wire&&&&&&&&
always @(negedge RESETn or posedge
if (RESETn==1'b0)&
q1&=1'b0;&
//q1是d延迟一个时钟后的信号
always @(negedge RESETn or posedge
if (RESETn==1'b0)&
q2&=1'b0;&
//q2是q1延迟一个时钟后的信号
assign d=~q1 & ~q2;& //d在一个周期内，一个clk为高，另外两个clk为低
assign CLKOUT=q2;&
电路中，利用两个D触发器和简单的门电路即可实现。
如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。
这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
举例：用Verilog语言写的三分频电路
//上升沿触发的分频设计
module three(clkin, clkout);
//定义输入端口
//定义输出端?
reg [1:0] step1,
always @(posedgeclkin)
case (step)&&
//这个状态机就是一个计数器
2'b00: step&=2'b01;
2'b01: step&=2'b10;
2'b10: step&=2'b00;
default :step&=2'b00;
always @(negedgeclkin)&&//step1与step相差半个clk
case (step1)
2'b00: step1&=2'b01;
2'b01: step1&=2'b10;
2'b10: step1&=2'b00;
default :step1&=2'b00;
assign clkout=step[1] |
step1[1];&//利用step和step1高位的或运算，实现在1.5个clk时翻转。
用Verilog语言写五分频电路，占空比为50％：
module div_5 ( clkin,rst,clkout
input clkin,
reg [2:0] step1, step2;
always @(posedge clkin )
step1&=3'b000;
case (step1)
3'b000: step1&=3'b001;
3'b001: step1&=3'b011;
3'b011: step1&=3'b100;
3'b100: step1&=3'b010;
3'b010: step1&=3'b000;
default:step1&=3'b000;
always @(negedge clkin )
step2&=3'b000;
begincase (step2)
3'b000: step2&=3'b001;
step2&=3'b011;&//注意调换了顺序，目的为了使最低位为1的情况互邻
3'b011: step2&=3'b100;
3'b100: step2&=3'b010;
3'b010: step2&=3'b000;
default:step2&=3'b000;
assign clkout=step1[0] |
step2[0];&//step1与step2
最低位相或
下面给出一个任意整数分频器的代码：
module divn(clk,rst_n,o_clk);
input clk,rst_n;
parameter WIDTH = 3;
parameter N = 5;
reg [WIDTH-1:0] cnt_p,cnt_n;&&
//count_pose,count_nege
reg clk_p,clk_n;
assign o_clk = (N==1)? clk : (N[0])?(clk_p&clk_n)
//如果N=1,o_clk= 如果N为偶数，o_clk=clk_p; 如果N为奇数，o_clk=clk_p
//之所以是相与运算，是因为clk_p和clk_n两者高电平比低电平多一个clk，而两者相差半个clk,相与结果使//o_clk占空比为50%
always @ (posedge clk or negedge rst_n)
if(!rst_n)
else if (cnt_p==(N-1))
else cnt_p&=cnt_p+1;
always @ (posedge clk or negedge rst_n)
if(!rst_n)
(cnt_p&(N&&1))&
//N&&1，计数到N/2时，时钟翻转。如果将
cnt_p& 改成
cnt_p&=，则clk_p低电平比//高电平多一个clk，如果clk_n也做类似修改，则N为奇数时，应执行相或运算，
o_clk=clk_p | clk_n
else clk_p&=1;
always @ (negedge clk or negedge rst_n)
if(!rst_n)
else if (cnt_n==(N-1))
else cnt_n&=cnt_n+1;
always @ (negedge clk or negedge rst_n)
if(!rst_n)
(cnt_n&(N&&1))
else clk_n&=1;
另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。
下面讲讲进行小数分频的设计方法
小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行
n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才
为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数
器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上
升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是
要翻转一次.
// 如果duty cycle =50%, 可以第一个周期
第二个周期输出原先clock,第三个周期输出低
这样可以实现三分频，
输出是占空比1:1的三分频.
module three(clk,throut) ;
reg q1,q2,d,
always @(posedgeclk)
always @(negedgeclk)
q2=~q2 ;&&
always @(q1 or q2)
//d在一个周期内，0.5个clk为高，1个clk为低
always @(posedge d)
任意整数带小数分频的设计
基本原理：
采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器。
然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。
若设计一个分频系数为10.1的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为：
F=(9*10+1*11)/(9+1)=10.1
从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大，在设计中使用的非常少。
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请问用EP3C5E144C8N做一个分频器，他能输入的最大频率是多少呢？
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，你好，你看下面的内容，是不是你要的。
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手头要是有quartus，片子选好，生成试试要能知道，
要是再仿真看看，就更好了
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嗯，好的。谢谢
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忘了问你，
1. 你输入时钟是多少啊？
2. 分频后又是要达到多少了？
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Powered by一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。
比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，
由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。
分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。
在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。
& 偶数分频（2N）
偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。
奇数分频（2N+1）
使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。
得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，
最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。原理图如下：
用Quartus II 得到的占空比为50%的9分频时钟输出信号outclk如下：
& 半整数分频（N-0.5）
基本设计思想为：首先进行模N的计数，计数到N-1时输出时钟翻转；而且在计数返回到0时，输出时钟再次翻转。
所以，只要使计数值N-1保持半个时钟周期，即可实现N-0.5分频时钟。那么如何保持半个时钟周期呢？
因为计数器是上升沿触发计数，如果在计数值=N-1时把计数器的触发时钟翻转，则时钟的下降沿就变成了上升沿。即计数值=N-1时，时钟马上翻转，
则计数值保持半个时钟周期后，会遇到上升沿而使计数值归0. 然后计数器以翻转了的时钟继续计数，在产生N-0.5个分频周期后，时钟再次翻转。
& 2.5分频的时序示意图如下：
怎样才能够使计数器的触发时钟在N-1时翻转呢？ 由半整数分频器的原理图可知，将输出时钟二分频后和输入时钟相异或就可使触发时钟翻转。
& 半整数分频器原理图如下：
用Quartus II 实现的2.5分频时序图如下：
由通用分频器电路组成图可以看到，半整数分频器是由整数分频器加上二分频和异或门而构成的。
那么，如果使用元件例化的思想就可以得到通用的分频（即可选择整数分频和半整数分频）。
如果想要得到任意分频，则可以参考CrazyBingo 的 利用DDS原理的 。
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二分频资料下载
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