Xilinx V5 ml505中ucf bank2 的Vcco 明明为3.3为什么约束时为LVCMOS33为1.8v???

来源：蜘蛛抓取(WebSpider) 时间：2018-03-09 07:12 标签： 8ucf

引言：本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路具体内容包括：

LVDCI接收器本质上和LVCOMS接收器一样。7系列器件HP I/O提供可控阻抗输出驱动器以匹配串行端接而不需要外部源端电阻。阻抗通过外部公共的参考电阻进行设置阻抗等于传输线特征阻抗。DCI I/O标准支持LVDCI_15和LVDCI_18标准

图2显示了单向LVDCI I/O标准可控阻抗驱动器拓扑。

图2、单向LVDCI I/O标准可控阻抗驱动器拓扑

图3显示了双向受控阻抗驱动器拓扑

图3、双向受控阻抗驱动器拓扑

具有半阻抗（源端接）的受控阻抗驅动器也可以为驱动器提供参考电阻的一半阻抗。这需要将外部公共参考电阻值增大到2倍这样可以降低通过VRN和VRP的静态功耗。该I/O标准支持LVDCI_DV2_15囷LVDCI_DV2_18电平

图4举例了使用阻抗拓扑的单向受控阻抗驱动器。

图4、使用阻抗拓扑的单向受控阻抗驱动器

图5举例了使用阻抗拓扑的双向受控阻抗驅动器

图5、使用阻抗拓扑的双向受控阻抗驱动器

LVDCI驱动器没有可选的电流驱动强度设置。当驱动器阻抗是VRN/VRP参考电阻的一半时通过在属性洺中添加DV2来指示。

HSLVDCI标准用于双向管脚中驱动器和LVDCI标准一样，输入与HSTL和SSTL一样通过使用VREF参考输入，HSLVDCI允许在接收器处比使用单端LVCMOS类型接收器具有更大的噪声余量该标准支持HSLVDCI_15和HSLVDCI_18电平标准。

HSLVDCI受控阻抗驱动器双向端接拓扑如图7所示

图7、HSLVDCI受控阻抗驱动器双向端接拓扑

HSTL标准是一种一般的高速总线标准，由JEDEC制定HSTL标准有四种变体（类别）。为了支持时钟高速存储器接口差分版本也可用。7系列FPGA I/O支持HSTL 1.2V Class-I和1.5V/1.8V Class-II以及差分版本标准

图9显示了HSTL Class I（1.2V、1.5V或者1.8V）端接电路技术。在特殊电路中所有驱动器和接收器必须保持在相同电压电平（1.2V、1.5V或者1.8V）。只有HP I/O banks支持DCI标准

图10显示叻差分HSTL Class I（1.5V或1.8V）单向端接技术。在特殊电路中所有驱动器和接收器必须保持在相同电压电平（1.5V或1.8V）。

图12显示了HSTL Class II（1.5V或者1.8V）端接电路技术在特殊电路中，所有驱动器和接收器必须保持在相同电压电平（1.5V或者1.8V）只有HP I/O banks支持DCI标准。

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