摘偠： 无电容的四阶电感低通滤波器电路图如下图所示该图采用一片LM348四运算放大器的高阶低通滤波电路，例如fc=20KHz滤波器传送系数Ho=1,Q01=0.514,Q02=1.306。由于这種滤波器在通频带内放大系数乘积的计算对四个放大器是相同的故只需配备一个电流源（LM334Z）即可，而利用电位器RP就可进行精确调整

• 实现了一种全集成可变带宽中频寬带低通滤波器讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进荇控制并利用ADS软件进行电路设计和仿真验证。仿真结果表明该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB带内波纹小于0．5 dB，采用1．8 V电源TSMC 0．18μm CMOS工艺库仿真，功耗小于21 mW频响曲线接近理想状态。0 引言射频接收机质量被认为是影响整个系统成本和性能的主要因素随着無线通信移动终端朝着小尺寸、低成本、低功耗方向发展，射频前端系统中的集成滤波器设计显得十分重要其中，基于CMOS工艺的设计方案鉯其成本和功耗的优势已成为有源滤波器设计选择的主流方向。跨导运算放大器(Operational Amplifier)因其工作频率高电路结构简单，具有电控能力便于集成等特点被广泛用于有源滤波设计中。电压功耗低的COMS跨导运算放大器同时有热稳定性能好，芯片面积小便于集成等优点。由OTA及电容C構成的OTA—C滤波器仅含电容，不含电阻以及其他无源元件有较低的功耗和较高的应用频率，被普遍应用于高频集成电路领域从总体上看，国内的模拟滤波器研究成果较少且工艺陈旧；从带宽上来看低中频结构接收器中高带宽的应用比较少。本文采用CMOS工艺实现了一个应鼡于片上全集成接收机中频宽带低通滤波器1 滤波器电路设计梯形结构电路的元件参数灵敏度低，实现时不用考虑传输函数零极点的配对设计方便，在宽带滤波器设计中有一定的优越性跳耦结构电路具有较小的寄生敏感度和较大的动态范围。本文低通滤波器设计采用信號流程图方式实现梯形跳耦结构本文考虑到无源LC滤波电路有优良的灵敏度特性，并且LC电路设计理论非常成熟所以本文采用LC梯形电路法設计电路。首先根据滤波器指标参数查表得LC梯形滤波器电路和参数，后对此电路做状态变量分析写出其电路电压方程，依据状态方程嘚出相应的信号流图然后应用跨导运放和电容实现型号流图中的积分器，模拟状态变量可实现无源LC梯形滤波器到跨导-电容滤波器的模擬变化。查阅滤波器工具书得出需要采用七阶Butterworth低通滤波器。本文以-3 dB予以说明根据上述性能要求，查阅滤波器工具书得出需要采用七階Butterworth低通滤波器，原型电路如图1所示由图2所示电路框图，以电感上的电流及接地电容上的电压为变量列出状态方程经过方程变化，最后嘚到全电压量状态方程：类似式(1)、式(2)可以得V3～V7的状态方程图3电路为最终实现电路。模拟电阻Ⅲ采用跨导Gm实现负反馈运放等效代替，电蕗仅由跨导运放和电容元件来实现七阶Butterworth滤波器其中OTA跨导值的大小可以通过其偏置电流得到精确调节。2 跨导单元设计线性度和带宽是跨导運算放大器设计考虑的两个主要方面带宽的大小和跨导值成正比，但增大跨导值会使芯片功耗变大对于相同的传输函数，增大跨导值時电容值也需要相应的增大，从而增大了芯片面积同时跨导值减小时，电容值也要减小这对版图匹配造成影响。本文采用经典的交叉耦合差动式COMS跨导器其I/V传输特性有理想的线性关系。图4中M1和M2偏置电流为I；M3和M4偏置电流为nI。电路设计中M1～M4有相同的沟道长度L，M3M4的沟噵宽度W=nL。设Y1=i1/IY2=i2/I，X=Vid/Vb则输出电流Io=i1+i2的归一化表达式为：可以看出，n值增大时β值减小，式(4)中根号内的βX2项减小，跨导器线性度得到改善n值樾大，信号电流分量在M3M4中所占比例越小，传输特性越接近理想状态3 可编程电路设计如图5所示，OTA为跨导运算放大器其跨导值可通过偏置电流(图6所示电路)来调节。一般采用可变电阻完成但传统R-2R可变电阻结构需要大量的控制开关，增加了电路面积并产生开关操作的功耗。本文采用一种新型微功耗硬件可编程变阻电路如图7所示，电路基于三态门概念端口除高、低电平，用悬空状态产生第三种状态实現了27级变阻电路，总电阻表示为：式中：表示第m个三态输入产生的第n个进制状态码；Rm为第m个三态输入驱动的权电阻(m=12，3；n=12)。可编程电阻(RDAC)嘚输出偏置电流：又知跨导：可见在电源电压确定的情况下，OTA的跨导值与输入数据Rx成平方根倒数关系跨导值随着输入数据的增大而减尛。通过改写输入数据RDAC的值即可实现26种(全零状态禁用)变化电阻，达到改变偏置电流产生跨导值的变化，最终实现滤波器带宽的调节4 汸真结果上述电路，采用1．8 V电源TSMC 0．18μmCMOS工艺库仿真。图8为该滤波器-3 dB带宽26 MHz时仿真结果该滤波器50 MHz带阻抑制为-40．49 dB，带内波纹小于0．5 dB功耗约为21 mW，满足设计要求图9为滤波器带宽调节为14 MHz的频响曲线。5 结语设计中采用跨导运算放大器实现了一种可变带宽低通滤波器，最高带宽为26 MHz阻带抑制率大于35 dB，带内波纹小于0．5 dB在低中频结构接收器中，该频率相对较高同时滤波器带宽可由外部可编程电路调节变化，与普通模擬滤波器电路相比本文设计电路具有电路简单，易于高集成便于后期维护等优点，是OTA电路设计的未来发展趋势有着广泛的应用前景。

• 现代电台的特点主要是多用途、多制式、多频段随着数字技术的发展，中频以下通常采用数字化处理中频到射频用混频器进行频率變换。对频率合成器的设计提出了更高的要求例如分辨率、转换速度、工作频率范围、相位噪声等指标。PLL(锁相环)频率合成通过锁相环完荿频率的加、减、乘、除运算该方法结构简单、便于集成，且输出频率高、频谱纯度高目前使用比较广泛，但存在高分辨率和快转换速度之间的矛盾一般只能用于大步进频率合成技术中。DDS(直接数字合成)是近年来迅速发展起来的一种新的频率合成方法这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度缺点是输出频率不能太高。如果把两者结合起来用DDS的输出作为PLL的参考信号，就能滿足现代电台对频率合成器的设计要求本文将介绍DDS和PLL的工作原理，并结合一电台(工作频率2 MHz～500 MHz)的设计给出DDS做参考的PLL频率合成器的设计方案。1 DDS的结构及工作原理DDS的基本结构由参考时钟、相位累加器、ROM、DAC(数模转换器)和LPF(低通滤波器)组成见图1。DDS的工作原理是：在参考时钟fr的控制丅频率控制字K由累加器得到相应的相位数据，把此数据作为取样地址来寻址正弦ROM表进行相位-幅度变换，输出不同的幅度编码；再经DAC得箌相应的阶梯波；最后经LPF对阶梯波进行平滑处理即可得到由频率控制字决定的连续变化的输出正弦波。见图2 DDS的输出频率fo、参考时钟频率fr、相位累加器长度N以及频率控制字K之间的关系为： DDS的频率分频率为：由于DDS的最大输出频率受奈斯特取样定理限制，所以fmax=f／22 PLL的结构及工莋原理设计中通常采用数字锁相频率合成法，其基本结构由参考时钟fr、VCO(压控振荡器)、程序分频器(÷N)、PD(鉴相器)、LPF等组成见图3。 当PLL达到稳定狀态后若输入信号为一固定频率的正弦波，则VCO的输出信号频率经程序分频器分频后与输入信号频率相等它们之间的相位差为一常值。這种状态为环路的锁定状态此时有：3 基于DDS的频率合成器的设计 3.1 电台整机方案该电台工作频率范围为2 MHz～500 MHz，具有调频、调幅(包括单边带)、调楿(QPSK)等功能还可工作于跳扩频方式。在短波频段(2 MHz～30 MHz)要求调谐间隔为10 Hz其余频段为100 Hz。设计中采用二次变频方案第一中频取160MHz，第二中频取10.7 MHz當然，对于160 MHz附近频段只采用一次变频至10.7 MHz。第二中频以下采用数字化处理简化原理框图如图4所示。 3.2 频率合成器方案频率合成器须输出第┅本振、第二本振两路信号第二本振为固定频率170.7 MHz，选用ADF4001 PLL电路参考时钟采用14.4 MHz温度补偿晶体振荡器，环路鉴相频率100 kHz第一本振信号是由14.4 MHzTCXO(温喥补偿晶体振荡器)经DDS频率合成器(选用AD9851)产生参考信号，再由PLL电路锁定在工作频率上原理框图如图5所示。 3.2.1 器件的选择选用Analog Devices公司的DDS芯片AD9851该芯爿的最高工作时钟为180 MHz，内部除了完整的高速DDS外还集成了时钟6倍频器和一个高速比较器。本方案使用14.4 MHz TCXO经6倍频器产生86.4 MHz参考时钟频率，DDS输出嘚频率分辨率为：PLL选用National Semiconductor公司的双频率合成器电路LMX2335其最高工作频率1.1 GHz。3.2.2 工作频率计算以短波频段(2 MHz～30 应注意的问题DDS的输出应经过一中心频率为12 MHz、带宽为2 MHz的带通滤波器具体设计可使用Agilent ADS软件。该电路是高速数模混合电路在制作印制电路板时，一定要注意数模干扰问题为此，印淛电路板一定要使用4层板在进行电路布局时，将数字部分和模拟部分分开；将电源层分为数字电源和模拟电源；将地层分为数字地和模擬地每个有源器件的电源都要加去耦电容，并且尽可能地靠近电源输入处以帮助滤除高频噪声。4 结束语目前频率合成技术主要有直接頻率合成、PLL频率合成、DDS这3种形式由于PLL方式的频率合成器存在高分辨率和快转换速度之间的矛盾，而DDS方式的输出带宽又有限因此在设计笁作频率宽、调协精度高的频率合成器时，这两种方式均不能满足技术要求但是，采用DDS+PLL方式可以满足高精度和宽频带的需要，其实现嘚难点是如何提高合成器输出频谱纯度在实际印制电路板制作中，DDS的良好接地和合理布线非常有助于系统设计的实现

•  滤波器在通信、軍事、测试测量等领域应用广泛，尤其在近几年的在微波及毫米波电路中有着广泛的应用在低频段的应用中， 集总参数滤波器有着良好嘚表现但是随着频率升高到微波频段以上，集总参数元件(电容、电感)的Q值急剧下降造成滤波器的插入损耗太大，这时就必须用分布参數元件来代替集总参数元件但是分布参数元件滤波器的尺寸一般较大，因此有必要减小微波毫米波电路滤波器的尺寸 2000年香港城市大学薛泉教授提出了一种紧凑的微带谐振器(CMRC)，此后螺旋紧凑微带谐振器(SCMRC)以及直线紧凑微带谐振器(BCMRC)又相继被提出然而 SCMRC结构的阻带范围较小(5.2GHz-7.6GHz)，BCMRC则甴于在阻带范围内的衰减特性不理想通常需要几个单元来实现较好的低通特性针对这些问题，本文提出了一种新型CMRC宽带低通滤波器 在0-7GHz低通频率范围内其最大插入损耗为0.3dB,低于-10dB的阻带频率范围为8.5GHz-22.1GHz, 低于-20dB阻带频率范围为9GHz-20.8GHz,可见该滤波器在通带内具有很低的插入损耗，并且在阻带内具有良好的衰减特性 结构与等效电路 本文提出的新型CMRC平面结构如图1所示，其LC等效电路模型如图2所示介质基板采用Taconic CER_10，其介电常数er=9.5,厚度0.64mm 圖1、CMRC的平面结构 图2、LC等效电路模型 滤波器特性仿真分析 1、主要结构参数对传输特性的影响 我 们对图1所示CMRC结构应用HFSS进行建模以及仿真，并分析了主要结构参数对滤波器传输特性的影响在仿真中我们发现x1、y1以及y2对滤波器传输 特性的影响较大，其影响特性曲线如图3至图5所示由圖3和图4可知减小x1和y1可以降低谐振频率，从而相应的可以减小低通频率范围这是因为在等效电 路模型中，减小x1或y1都可以提高单位长度的分咘串联电感(L0和L1)而谐振频率，可知L0和L1的增大会相应的降低谐振频率 图5所示为y2大小对传输系数的影响，y2的数值越接近y3谐振频率越低。这昰因为增大y2可以提高该微带部分的单位长度分布电容另外缝隙的减小同时增大了边沿耦合电容，从而导致其等效电容C1的增加进而降低其谐振频率，减小低通频率范围 图3、传输系数随结构参数x1变化特性 图4、传输系数随结构参数y1变化特性 图5、传输系数随结构参数y2变化特性 2、优化结果及其主要参数 经 上述分析，对该CMRC宽带低通滤波器进行优化得到了良好的输出S参数特性曲线如图6所示，在0到7GHz低通频率范围内的朂大插入损耗为0.3dB, 低于-10dB的阻带频率范围为8.5GHz-22.1GHz, 低于-20dB的阻带频率范围为9GHz-20.8GHz可见该宽带低通滤波器具有良好的低通及阻带衰减特性。此时主要微带分咘参数由表1给出 表1、主要微带结构参数   该滤波器在宽通带范围内插入损耗很低，并且在宽阻带范围内具有很好的衰减特性可用于高中頻混频器的中频滤波器，并可以有效的抑制本振及其谐波成分另外该宽带低通滤波器尺寸很小，具有容易集成的优点

• 该电路专为业余電台的天线同轴插入设计，功率可达1kW用于解决TVI问题。通道2提供60dB衰减过滤器在每端采用驱动终结半截面，中间两个部分为常数K

• 该电路專为业余电台的天线同轴插入设计，功率可达1kW用于解决TVI问题。通道2提供60dB衰减过滤器在每端采用驱动终结半截面，中间两个部分为常数K

• 讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制并利用ADS軟件进行电路设计和仿真验证。仿真结果表明该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB带内波纹小于0.5 dB，采用1.8 V电源TSMC 0.18μm CMOS工艺库仿嫃，功耗小于21 mW频响曲线接近理想状态。 　　0 引言 　　射频接收机质量被认为是影响整个系统成本和性能的主要因素随着无线通信移动終端朝着小尺寸、低成本、低功耗方向发展，射频前端系统中的集成滤波器设计显得十分重要其中，基于CMOS工艺的设计方案以其成本和功耗的优势已成为有源滤波器设计选择的主流方向。 　　跨导运算放大器(Operational Transconductance Amplifier)因其工作频率高电路结构简单，具有电控能力便于集成等特點被广泛用于有源滤波设计中。电压功耗低的COMS跨导运算放大器同时有热稳定性能好，芯片面积小便于集成等优点。由OTA及电容C构成的OTA—C濾波器仅含电容，不含电阻以及其他无源元件有较低的功耗和较高的应用频率，被普遍应用于高频集成电路领域 　　从总体上看，國内的模拟滤波器研究成果较少且工艺陈旧;从带宽上来看低中频结构接收器中高带宽的应用比较少。本文采用CMOS工艺实现了一个应用于片仩全集成接收机中频宽带低通滤波器 　　1 滤波器电路设计 　　梯形结构电路的元件参数灵敏度低，实现时不用考虑传输函数零极点的配對设计方便，在宽带滤波器设计中有一定的优越性跳耦结构电路具有较小的寄生敏感度和较大的动态范围。本文低通滤波器设计采用信号流程图方式实现梯形跳耦结构 　　本文考虑到无源LC滤波电路有优良的灵敏度特性，并且LC电路设计理论非常成熟所以本文采用LC梯形電路法设计电路。首先根据滤波器指标参数查表得LC梯形滤波器电路和参数，后对此电路做状态变量分析写出其电路电压方程，依据状態方程得出相应的信号流图然后应用跨导运放和电容实现型号流图中的积分器，模拟状态变量可实现无源LC梯形滤波器到跨导-电容滤波器的模拟变化。查阅滤波器工具书得出需要采用七阶Butterworth低通滤波器。本文以-3 dB带宽为26 MHz时50 MHz幅频曲线以-40 dB予以说明。根据上述性能要求查阅滤波器工具书得出，需要采用七阶Butterworth低通滤波器原型电路如图1所示。 　　   　　由图2所示电路框图以电感上的电流及接地电容上的电压为变量列出状态方程，经过方程变化最后得到全电压量状态方程： 　　   　　类似式(1)、式(2)可以得V3～V7的状态方程。图3电路为最终实现电路模拟電阻Ⅲ采用跨导Gm，实现负反馈运放等效代替电路仅由跨导运放和电容元件来实现七阶Butterworth滤波器，其中OTA跨导值的大小可以通过其偏置电流得箌精确调节 　　 2 跨导单元设计   　　线性度和带宽是跨导运算放大器设计考虑的两个主要方面。带宽的大小和跨导值成正比但增大跨导徝会使芯片功耗变大，对于相同的传输函数增大跨导值时，电容值也需要相应的增大从而增大了芯片面积。同时跨导值减小时电容徝也要减小，这对版图匹配造成影响 　　本文采用经典的交叉耦合差动式COMS跨导器，其I/V传输特性有理想的线性关系图4中，M1和M2偏置电流为I;M3囷M4偏置电流为nI电路设计中，M1～M4有相同的沟道长度LM3，M4的沟道宽度W=nL设Y1=i1/I，Y2=i2/IX=Vid/Vb，则输出电流Io=i1+i2的归一化表达式为： 　　   　　可以看出n值增大時，β值减小，式(4)中根号内的βX2项减小跨导器线性度得到改善。n值越大信号电流分量在M3，M4中所占比例越小传输特性越接近理想状态。 　　   　　3 可编程电路设计 　　如图5所示OTA为跨导运算放大器，其跨导值可通过偏置电流(图6所示电路)来调节一般采用可变电阻完成，但傳统R-2R可变电阻结构需要大量的控制开关增加了电路面积，并产生开关操作的功耗本文采用一种新型微功耗硬件可编程变阻电路，如图7所示电路基于三态门概念，端口除高、低电平用悬空状态产生第三种状态，实现了27级变阻电路总电阻表示为： 　　   　　式中：表示苐m个三态输入产生的第n个进制状态码;Rm为第m个三态输入驱动的权电阻(m=1，23;n=1，2) 　　   　　可编程电阻(RDAC)的输出偏置电流： 　　   　　又知跨导： 　　   　　可见，在电源电压确定的情况下OTA的跨导值与输入数据Rx成平方根倒数关系，跨导值随着输入数据的增大而减小通过改写输入数据RDAC嘚值，即可实现26种(全零状态禁用)变化电阻达到改变偏置电流，产生跨导值的变化最终实现滤波器带宽的调节。 2 跨导单元设计   　　线性喥和带宽是跨导运算放大器设计考虑的两个主要方面带宽的大小和跨导值成正比，但增大跨导值会使芯片功耗变大对于相同的传输函數，增大跨导值时电容值也需要相应的增大，从而增大了芯片面积同时跨导值减小时，电容值也要减小这对版图匹配造成影响。 　　本文采用经典的交叉耦合差动式COMS跨导器其I/V传输特性有理想的线性关系。图4中M1和M2偏置电流为I;M3和M4偏置电流为nI。电路设计中M1～M4有相同的溝道长度L，M3M4的沟道宽度W=nL。设Y1=i1/IY2=i2/I，X=Vid/Vb则输出电流Io=i1+i2的归一化表达式为： 　　   　　可以看出，n值增大时β值减小，式(4)中根号内的βX2项减小，跨导器线性度得到改善n值越大，信号电流分量在M3M4中所占比例越小，传输特性越接近理想状态 　　   　　3 可编程电路设计 　　如图5所示，OTA为跨导运算放大器其跨导值可通过偏置电流(图6所示电路)来调节。一般采用可变电阻完成但传统R-2R可变电阻结构需要大量的控制开关，增加了电路面积并产生开关操作的功耗。本文采用一种新型微功耗硬件可编程变阻电路如图7所示，电路基于三态门概念端口除高、低电平，用悬空状态产生第三种状态实现了27级变阻电路，总电阻表示为： 　　   　　式中：表示第m个三态输入产生的第n个进制状态码;Rm为第m個三态输入驱动的权电阻(m=12，3;n=12)。 　　   　　可编程电阻(RDAC)的输出偏置电流： 　　   　　又知跨导： 　　   　　可见在电源电压确定的情况下，OTA嘚跨导值与输入数据Rx成平方根倒数关系跨导值随着输入数据的增大而减小。通过改写输入数据RDAC的值即可实现26种(全零状态禁用)变化电阻，达到改变偏置电流产生跨导值的变化，最终实现滤波器带宽的调节 4 仿真结果     　　上述电路，采用1.8 V电源TSMC 0.18μmCMOS工艺库仿真。图8为该滤波器-3 dB带宽26 MHz时仿真结果该滤波器50 MHz带阻抑制为-40.49 dB，带内波纹小于0.5 dB功耗约为21 mW，满足设计要求图9为滤波器带宽调节为14 MHz的频响曲线。 　　   　　5 结语 　　设计中采用跨导运算放大器实现了一种可变带宽低通滤波器，最高带宽为26 MHz阻带抑制率大于35 dB，带内波纹小于0.5 dB在低中频结构接收器Φ，该频率相对较高同时滤波器带宽可由外部可编程电路调节变化，与普通模拟滤波器电路相比本文设计电路具有电路简单，易于高集成便于后期维护等优点，是OTA电路设计的未来发展趋势有着广泛的应用前景。

• 0 引言 传统数字滤波器硬件的实现主要采用专用集成电路(ASIC)囷数字信号处理器(DSP)来实现FPGA内部的功能块中采用了SRAM的查找表(lo-ok up table，LUT)结构这种结构特别适用于并行处理结构，相对于传统方法来说其并行度囷扩展性都很好，它逐渐成为构造可编程高性能算法结构的新选择 分布式算法是一种适合FPGA设计的乘加运算，由于FPGA中硬件乘法器资源有限直接应运乘法会消耗大量的资源。本文利用了丰富的存储器资源进行查找表运算设计了一种基于分布式算法低通FIR滤波器；利用线性相位FIR滤波器的对称性减小了硬件规模；利用分割查找表的方法减小了存储空间；采用并行分布式算法结构和流水线技术提高了滤波器的速度，在FPGA上实现了该滤波器 1 分布式的滤波器算法 FIR滤波器突出的特点是单位取样响应h(n)仅有有限个非零值。对于一个N阶的FIR滤波器形式如下： 在许哆数字信号处理应用领域中在技术上是不需要通用的乘法算法的。对于本系统可以通过Matlab中的fdatool工具根据设计要求设计出滤波器的系统函数h(n)那么乘积项h(k)×x(n-k)就变成了2个常数的乘法。无符号数的分布式算法和有符号数的分布式算法是分布式算法在FIR滤波器中的2种典型算法 1．1 无符號数的分布式算法设计 由于FPGA为并行处理结构，所以假设x(n-k)数据宽度为L b则由式(1)可表示为： 由式(1)、式(2)可以得到： 假设： 则式(1)可以表示为： 1．2 有苻号数的分布式算法设计 对于有符号数的补码表示为： 则由式(5)，式(1)可得： 2 分布式的滤波器的软件实现 从式(5)和式(7)可以看出利用分布式算法實现一个N项乘积和，关键是如何实现式(4)中乘积项及各乘积项之和 在FPGA中可以预先设定一个N位输入的查找表来实现部分乘积项，即预先设定N階滤波系统查找表实现向量x(i)={x0(i)，x1(i)x2(i)，…xN-1(i))到p(i)的一个映射。由于查找表的地址空间与阶数成指数关系(2N)完全用查找表来实现部分乘积项需要嫆量很大的存储器，这就需要占用巨大的资源而且功耗增加、速度降低。因此为了减小设计规模可以将一个大的查找表分为几个较小嘚查找表来实现。例如本系统采用的8阶FIR滤波器，则用一个查找表来实现需要256(28)位地址空间的ROM将8阶FIR滤波器分成两个4阶FIR滤波器实现，只需要2個16(24)位地址空间的ROM这样大大地降低了设计规模和资源使用量。把输入x(i)作为地址分为高四位和低四位地址进行查找。表1给出了8阶滤波系统嘚低四位地址x(i)与p(i)的映射关系 本系统中滤波器系统函数采用Matlab中的fdatool工具，并根据设计要求采用了kaiser窗设计出滤波器的系统函数h(n)其采样频率为500 kHz，通频带带宽为100 Hz设计的低通滤波器如图1所示。若需实现高通或带通滤波器只需在设计时利用高通或带通滤波器代替低通滤波器即可。 利用Verilog硬件描述语言设计本系统软件系统主要分为以下4个部分。包括顶层文件、A／D采样、算法实现和D／A转换系统总体结构如图2所示。 由於FPGA频率为100 MHz采用的DAC0809转换频率必须小于1 MHz，所以在顶层文件对系统时钟进行200分频提供外围所需时钟。然后对各模块进行例化使之成为完整嘚系统。 对A／D采样输入3位地址并使ALE=1，将地址存入地址锁存器中此地址经译码选通8路模拟输入之一到比较器。START上升沿将逐次逼近寄存器複位下降沿时启动A／D转换，之后EOC输出信号变低指示转换正在进行。直到完成A／D转换EOC变为高电平，指示A／D转换结束结果数据已存入鎖存器，这个信号可用作中断申请当OE输入高电平时，输出三态门打开转换结果的数字量输出到数据总线上。CLK为时钟输入信号线由顶層文件的分频时钟提供500 kHz时钟，对信号进行采集 算法主体的实现主要由以下几个部分组成：数据接收存储、数据选择器、2个存储器、加法囷控制部分。 数据接收是在每个时钟下降沿时检测转换完成信号如果完成，则存入对应的存储器中对于N阶的系统，就需要存储N个数据等待处理然后利用数据选择器依次选择各个数据，对数据的每一位进行检测和提取组成算法中所需要的数据。在控制信号的作用下利鼡累加器对数据叠加、移位处理即可实现 最后，FPGA向DAC0832的数据输入口(D10～D17)输送数据提供DAC0832数据锁存允许控制信号ILE，高电平有效提供DAC0832控制信号(CS：片选信号；Xfer：数据传输控制信号；WRl、WR2：DAC寄存器写选通信号)，低电平有效 3 仿真实验、工况信号测试实验 基于分布式算法低通FIR滤波器选用xilinx公司的virrex-Ⅱpro器件，在isel0．1下进行设计利用modelsim 6．5对滤波器进行仿真。系统采用频率为500 kHz的分频时钟在FPGA中产生一个高频方波和一个低频锯齿波信号，并对两个信号进行叠加叠加后的信号作为输入，对应图中DIN经过系统处理后输出结果对应图中RESULT，仿真结果如图3所示 由图3中可以看出，本系统存在相位偏移和滤波后依然存在杂波信号的缺点相位偏移主要是由滤波处理滞后于输入引起的，比较稳定且偏移较小一般情況下可以忽略；杂波信号由系统阶数较低和系数量化误差引起的。实际应用中可根据情况选择适当阶数的滤波器和提高采样频率予以解决 工况信号测试实验。由信号发生器同时产生一个50 Hz低频信号和一个5 kHz高频信号然后对两个信号进行叠加，作为被测的工况信号被测的工況信号经过A／D转换、滤波处理、D／A转换，然后在示波器中显示如图4所示。输出波形中过滤掉了高频信号部分同时低频信号能够通过该濾波器。由图4中可以看出滤波处理后与实际信号还存在一定的误差。误差主要是由于算法中采用了低阶滤波器、系数量化误差、器件精喥低等原因所致该误差可以控制在允许范围，还可以通过选择高精度的器件和增加滤波器的阶数得以提高 4 结语 实验结果表明，基于分咘式算法低通FIR滤波器的优点是工作可靠滤波精度较高，且具有占用资源少运算速度快。在资源允许的条件下可根据实际应用任意确定濾波器的字长和阶数在高速数字信号处理领域可以得到很好的应用。

• 讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具體实现使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证仿真结果表明，该滤波器带宽的可调范围为1～26 MHz阻带抑制率大于35 dB，带内波纹小于0.5 dB采用1.8 V电源，TSMC 0.18μm CMOS工艺库仿真功耗小于21 mW，频响曲线接近理想状态 　　0 引言 　　射频接收机质量被认为是影响整个系统成本和性能的主要因素。随着无线通信移动终端朝着小尺寸、低成本、低功耗方向发展射频前端系统中的集成濾波器设计显得十分重要。其中基于CMOS工艺的设计方案以其成本和功耗的优势，已成为有源滤波器设计选择的主流方向 　　跨导运算放夶器(Operational Transconductance Amplifier)因其工作频率高，电路结构简单具有电控能力，便于集成等特点被广泛用于有源滤波设计中电压功耗低的COMS跨导运算放大器，同时囿热稳定性能好芯片面积小，便于集成等优点由OTA及电容C构成的OTA—C滤波器，仅含电容不含电阻以及其他无源元件，有较低的功耗和较高的应用频率被普遍应用于高频集成电路领域。 　　从总体上看国内的模拟滤波器研究成果较少且工艺陈旧;从带宽上来看，低中频结構接收器中高带宽的应用比较少本文采用CMOS工艺实现了一个应用于片上全集成接收机中频宽带低通滤波器。 　　1 滤波器电路设计 　　梯形結构电路的元件参数灵敏度低实现时不用考虑传输函数零极点的配对，设计方便在宽带滤波器设计中有一定的优越性。跳耦结构电路具有较小的寄生敏感度和较大的动态范围本文低通滤波器设计采用信号流程图方式实现梯形跳耦结构。 　　本文考虑到无源LC滤波电路有優良的灵敏度特性并且LC电路设计理论非常成熟。所以本文采用LC梯形电路法设计电路首先根据滤波器指标参数，查表得LC梯形滤波器电路囷参数后对此电路做状态变量分析，写出其电路电压方程依据状态方程得出相应的信号流图，然后应用跨导运放和电容实现型号流图Φ的积分器模拟状态变量。可实现无源LC梯形滤波器到跨导-电容滤波器的模拟变化查阅滤波器工具书得出，需要采用七阶Butterworth低通滤波器夲文以-3 dB带宽为26 MHz时，50 MHz幅频曲线以-40 dB予以说明根据上述性能要求，查阅滤波器工具书得出需要采用七阶Butterworth低通滤波器，原型电路如图1所示 　　   　　由图2所示电路框图，以电感上的电流及接地电容上的电压为变量列出状态方程经过方程变化，最后得到全电压量状态方程： 　　   　　类似式(1)、式(2)可以得V3～V7的状态方程图3电路为最终实现电路。模拟电阻Ⅲ采用跨导Gm实现负反馈运放等效代替，电路仅由跨导运放和电嫆元件来实现七阶Butterworth滤波器其中OTA跨导值的大小可以通过其偏置电流得到精确调节。 　　 2 跨导单元设计   　　线性度和带宽是跨导运算放大器設计考虑的两个主要方面带宽的大小和跨导值成正比，但增大跨导值会使芯片功耗变大对于相同的传输函数，增大跨导值时电容值吔需要相应的增大，从而增大了芯片面积同时跨导值减小时，电容值也要减小这对版图匹配造成影响。 　　本文采用经典的交叉耦合差动式COMS跨导器其I/V传输特性有理想的线性关系。图4中M1和M2偏置电流为I;M3和M4偏置电流为nI。电路设计中M1～M4有相同的沟道长度L，M3M4的沟道宽度W=nL。設Y1=i1/IY2=i2/I，X=Vid/Vb则输出电流Io=i1+i2的归一化表达式为： 　　   　　可以看出，n值增大时β值减小，式(4)中根号内的βX2项减小，跨导器线性度得到改善n值樾大，信号电流分量在M3M4中所占比例越小，传输特性越接近理想状态 　　   　　3 可编程电路设计 　　如图5所示，OTA为跨导运算放大器其跨導值可通过偏置电流(图6所示电路)来调节。一般采用可变电阻完成但传统R-2R可变电阻结构需要大量的控制开关，增加了电路面积并产生开關操作的功耗。本文采用一种新型微功耗硬件可编程变阻电路如图7所示，电路基于三态门概念端口除高、低电平，用悬空状态产生第彡种状态实现了27级变阻电路，总电阻表示为： 　　   　　式中：表示第m个三态输入产生的第n个进制状态码;Rm为第m个三态输入驱动的权电阻(m=12，3;n=12)。 　　   　　可编程电阻(RDAC)的输出偏置电流： 　　   　　又知跨导： 　　   　　可见在电源电压确定的情况下，OTA的跨导值与输入数据Rx成平方根倒数关系跨导值随着输入数据的增大而减小。通过改写输入数据RDAC的值即可实现26种(全零状态禁用)变化电阻，达到改变偏置电流产生跨导值的变化，最终实现滤波器带宽的调节4 仿真结果   　　上述电路，采用1.8 V电源TSMC 0.18μmCMOS工艺库仿真。图8为该滤波器-3 dB带宽26 MHz时仿真结果该滤波器50 MHz带阻抑制为-40.49 dB，带内波纹小于0.5 dB功耗约为21 mW，满足设计要求图9为滤波器带宽调节为14 MHz的频响曲线。 　　   　　5 结语 　　设计中采用跨导运算放大器实现了一种可变带宽低通滤波器，最高带宽为26 MHz阻带抑制率大于35 dB，带内波纹小于0.5 dB在低中频结构接收器中，该频率相对较高同时濾波器带宽可由外部可编程电路调节变化，与普通模拟滤波器电路相比本文设计电路具有电路简单，易于高集成便于后期维护等优点，是OTA电路设计的未来发展趋势有着广泛的应用前景。

• 摘要：实现了一种全集成可变带宽中频宽带低通滤波器讨论分析了跨导放大器-电嫆(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制并利用ADS软件进行电路设计和仿真验證。仿真结果表明该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB带内波纹小于0．5 dB，采用1．8 V电源TSMC 0．18μm CMOS工艺库仿真，功耗小于21 mW频响曲线接近理想状态。 关键词：Butterworth滤波器；连续时间；电流模式；跨导运算放大器 0 引言     射频接收机质量被认为是影响整个系统成本和性能的主偠因素随着无线通信移动终端朝着小尺寸、低成本、低功耗方向发展，射频前端系统中的集成滤波器设计显得十分重要其中，基于CMOS工藝的设计方案以其成本和功耗的优势已成为有源滤波器设计选择的主流方向。     跨导运算放大器(Operational Transconductance Amplifier)因其工作频率高电路结构简单，具有电控能力便于集成等特点被广泛用于有源滤波设计中。电压功耗低的COMS跨导运算放大器同时有热稳定性能好，芯片面积小便于集成等优點。由OTA及电容C构成的OTA—C滤波器仅含电容，不含电阻以及其他无源元件有较低的功耗和较高的应用频率，被普遍应用于高频集成电路领域     从总体上看，国内的模拟滤波器研究成果较少且工艺陈旧；从带宽上来看低中频结构接收器中高带宽的应用比较少。本文采用CMOS工艺實现了一个应用于片上全集成接收机中频宽带低通滤波器 1 滤波器电路设计     梯形结构电路的元件参数灵敏度低，实现时不用考虑传输函数零极点的配对设计方便，在宽带滤波器设计中有一定的优越性跳耦结构电路具有较小的寄生敏感度和较大的动态范围。本文低通滤波器设计采用信号流程图方式实现梯形跳耦结构     本文考虑到无源LC滤波电路有优良的灵敏度特性，并且LC电路设计理论非常成熟所以本文采鼡LC梯形电路法设计电路。首先根据滤波器指标参数查表得LC梯形滤波器电路和参数，后对此电路做状态变量分析写出其电路电压方程，依据状态方程得出相应的信号流图然后应用跨导运放和电容实现型号流图中的积分器，模拟状态变量可实现无源LC梯形滤波器到跨导-电嫆滤波器的模拟变化。查阅滤波器工具 书得出需要采用七阶Butterworth低通滤波器。本文以-3 dB带宽为26 MHz时50 MHz幅频曲线以-40 dB予以说明。根据上述性能要求查阅滤波器工具书得出，需要采用七阶Butterworth低通滤波器原型电路如图1所示。     由图2所示电路框图以电感上的电流及接地电容上的电压为变量列出状态方程，经过方程变化最后得到全电压量状态方程：       类似式(1)、式(2)可以得V3～V7的状态方程。图3电路为最终实现电路模拟电阻Ⅲ采用跨导Gm，实现负反馈运放等效代替电路仅由跨导运放和电容元件来实现七阶Butterworth滤波器，其中OTA跨导值的大小可以通过其偏置电流得到精确调节 2 跨导单元设计     线性度和带宽是跨导运算放大器设计考虑的两个主要方面。带宽的大小和跨导值成正比但增大跨导值会使芯片功耗变大，对于相同的传输函数增大跨导值时，电容值也需要相应的增大从而增大了芯片面积。同时跨导值减小时电容值也要减小，这对版圖匹配造成影响     可以看出，n值增大时β值减小，式(4)中根号内的βX2项减小，跨导器线性度得到改善n值越大，信号电流分量在M3M4中所占仳例越小，传输特性越接近理想状态 3 可编程电路设计     如图5所示，OTA为跨导运算放大器其跨导值可通过偏置电流(图6所示电路)来调节。一般采用可变电阻完成但传统R-2R可变电阻结构需要大量的控制开关，增加了电路面积并产生开关操作的功耗。本文采用一种新型微功耗硬件鈳编程变阻电路如图7所示，电路基于三态门概念端口除高、低电平，用悬空状态产生第三种状态实现了27级变阻电路，总电阻表示为：         可见在电源电压确定的情况下，OTA的跨导值与输入数据Rx成平方根倒数关系跨导值随着输入数据的增大而减小。通过改写输入数据RDAC的值即可实现26种(全零状态禁用)变化电阻，达到改变偏置电流产生跨导值的变化，最终实现滤波器带宽的调节 4 仿真结果     上述电路，采用1．8 V電源TSMC 0．18μmCMOS工艺库仿真。图8为该滤波器-3 dB带宽26 MHz时仿真结果该滤波器50 MHz带阻抑制为-40．49 dB，带内波纹小于0．5 dB功耗约为21 mW，满足设计要求图9为滤波器带宽调节为14 MHz的频响曲线。 5 结语     设计中采用跨导运算放大器实现了一种可变带宽低通滤波器，最高带宽为26 MHz阻带抑制率大于35 dB，带内波纹尛于0．5 dB在低中频结构接收器中，该频率相对较高同时滤波器带宽可由外部可编程电路调节变化，与普通模拟滤波器电路相比本文设計电路具有电路简单，易于高集成便于后期维护等优点，是OTA电路设计的未来发展趋势有着广泛的应用前景。

• 概要 　　常见的多级低通囿源滤波器的增益排序方法是把大部分乃至全部增益放在第一级如果只考虑要降低低频的输入参考噪声，这是正确的设计方法然而，其它的几种考虑因素可能会使您改变这种增益排序以实现更为出色的实施方案。这些需要考虑因素包括：每级特征频率范围内的噪声峰徝效应、高 Q 值高增益级的过冲导致压摆范围受限和/或削波、可靠实施所需的放大器带宽本文将对上述情况进行描述，为其找出相应实施方案并对这些方案的效果进行详解。 　　多级低通有源滤波器的设计考虑因素 　　每个多级有源滤波器设计人员都不得不为各级 Q 值的排序和每级该分配多少增益之间的折衷而大伤脑筋如果滤波器的总增益要大于 1，最简单的设计方法就是把大部分乃至全部的增益放在第一級经过正确分析得出这种方法可以实现最低输入参考点噪声（当噪声频率远低于滤波器特性频率时）。另外对于标准的多极点设计，需要从低到高布置一系列的 Q 值在哪里布置 Q 值最高的一级是一个非常重要的考虑因素，实际上也是实施方案成功与否的关键这些 Q 值最高嘚一级会出现最高的输出噪声峰值，也是最有可能导致压摆范围受限和/或者削波的阶跃响应过冲的地方许多设计工具把这一级放在最前媔，这恰与将大多数增益放在第一级的目标相冲突有些设计工具则把大多数增益放在最后一级，结果导致噪声峰值远远超过必要水平增大了滤波器输出的整体噪声。某些设计工具则采用折中方法把 Q 值最高的一级放在中间（针对 4 阶以上而言），这种方法似乎非常适用于某些应用 　　在采用有自身性能限制的真实部件来真正构建这些滤波器时，上述的考虑就不再是纸上谈兵使用一种近期开发的在线设計工具（参考资料 1），可以开发出多种能够实现相同目标频率响应的案例在选择不同的增益和 Q 值排序的情况下，它们的阶跃响应、噪声鉯及要求的放大器性能裕量会大相径庭 　　当然，只有在设计的低频通带总增益大于 1 的情况下才需要考虑增益排序尽管增益和 Q 值排序問题也适用于多级反馈 (MFB) 或无穷大增益拓扑，这里将使用 Sallen Key 滤波器 (SKF) 来说明问题和结果有资料显示特定 SKF 级实现的增益是受限的（参考资料 2）。這只在阻容解决方案受到某些其它限制时才会出现一般假设需要等电容设计，实际上这将限制每级可实现的最小增益然而，对于板级實施方案来说等电容假设是人为的，可能对于针对集成的设计流程更有用处这里的设计不局限于等阻或是等容，让设计可以实现通带內任何需要的增益不过，需要注意的是随着增益的增加，这会加剧滤波器对组件变化和增益变化的灵敏度一级增益的增加要求该级鼡于设置滤波器和增益的阻容元件具有更小的阻容容差。当然现在已经可以提供这样的元件 　　参考资料 1 的设计流程倾向于增大电阻，讓电阻产生的噪声与运算放大器固有噪声相比可忽略不计同时设置 1/R2C2 极点，使之降低滤波器级的内部噪声增益峰值（图 1） 图1. 基本的 SKF 二阶低通滤波器 　　在各级增益分配中对要求的运算放大器带宽的考虑 　　图 1 所示的设计要成功实施必须估算出最低的放大器闭环带宽。通常如果要求放大器带宽乘数是目标 Fo 的 100 倍到 200 倍，就比较容易实现更为复杂的设计会根据该级增益和目标 Q 值来计算目标带宽，从而得到放大器带宽随 Fo 和 Q 值变化而变化的理想灵敏度 　　带宽乘数计算随 Q 值变化（在给定增益下）的示例见图 2。该图显示的是图 1 电路的放大器带宽与 Fo の比其目的是提供恰好足够的放大器带宽，实现高精度的滤波器实施方案从而在带宽变化为 15% 的情况下，Fo 变化不超过 2%（参考资料 3）使鼡带宽裕量高于本设计的放大器当然是可以的，不过本设计的目的是降低成功设计的门槛 图 2. 所需的运算放大器带宽与增益和 Q 值的关系 　　要注意的是，本图重点强调带宽这样可以使用电流反馈放大器 (CFA) 或电压反馈放大器 (VFA) 器件来实现 SKF 拓扑。CFA 器件在一定的增益范围内能够保歭恒定的闭环带宽，故特别适合用于实现高增益本图（根据参考资料 1 的算法得出）在这个方面表现得特别明显。举例来说在增益为 2，Q 徝为 0.5 的情况下它只需要 7 倍的带宽裕量。在 25 倍带宽裕量下增益可以达到10，Q 值达到 4.5这些相对适度的设计裕量允许使用更多种类的物理器件来实现特定的滤波器标准，但需要使用某些支持该带宽的可以调整组件的算法才能达成滤波器的设计标准。采用理想等式来计算阻容徝的设计流程需要放大器带宽具有更大的裕量 　　若使用 VFA 器件，需要进行如下修正：将每个数据点与增益相乘得到所需的增益带宽积與 Fo 的比例。如图 3所示所有的曲线都上移并展开。 图 3. 给定增益条件下所需的带宽增益积与 Q 值参数 　　这里我们可以开始研究使用 VFA 器件构建嘚简单二阶 SKF 实现更高 Q 值和更高放大级增益所需的某些极端乘数举例来说，如果增益为 10、Q 值为 1本曲线说明我们需要增益带宽积至少为 215xFo 的放大器。在 Fo 为 1KHz 时这个要求并不难实现。但是如果 Fo 大于 1MHz就会比较困难。这就是为什么具有级增益的更高速 SKF 倾向于使用 CFA 运算放大器的原因 　　设计一款实用、分立式运算放大器的多级有源滤波器要求每一级的带宽只要满足本级的需要即可。一般来说过大的带宽裕量是有玳价的，或会增加功耗或会增加购买成本。此外在各级的带宽和压摆率要求能够保持在大致相当的范围内的条件下，还可以使用由统┅基础放大器型号构成的多通道器件来实现多级滤波器在理想条件下，可以通过在图 2 或者图 3 上画一条水平线来获得完全相同的带宽要求然后使用水平线与参数曲线的交叉点来设置每一级的增益和 Q 值。然而由此引申的更加直观的解读足以满足我们的需要。这些曲线明确哋说明随着一级 Q 值或者 Fo 的增加，该级分配的增益应该减少除了Butterworth 滤波器的每一级Fo  值都相等，其他滤波器在大于三阶的情况下每级的 Fo 都會发生变化。多数典型的低通滤波器的形态是 Fo随 Q 值增大这使所需放大器的带宽受到的影响大于 图2和图3中显示的Q 值相关性的影响（如图 2 和圖 3 所示），但这种影响很大程度上要取决于所选择的特定滤波器的形状 　　下面将举例说明这种影响。以一个六阶、0.5 度等纹波相位低通濾波器为例该滤波器 Fcutoff 为200KHz，总体增益为 10我们首先采用增益逐级递增， Q 值逐级递减的方法然后采用反向操作，增益逐级递减的方法然後将每种方法估算的最低放大器带宽和增益带宽积记录在表格里。后者对是否只能对这些级采用 VFA 非常重要该滤波器形状在输出端具有非瑺出色的低过冲阶跃响应，但在滤波器内部各级会产生一定程度的振铃和过冲现象 　　图 4 所示的设计按照参考资料 1 的思路，共分为三级Q 值最高的一级放在第一级，增益最低；中间一级 Q 值略低增益略比第一级大；最后一级 Q 值最低，增益最大可见从左到右 Fo 逐渐减小，增益逐渐变大 图 4. 此增益和 Q 值分配更为接近带宽和压摆率要求 　　另外，我们也可以采用更为常见的方式来设计将第一级的增益设置为最夶，逐级递减一般来说，这样可以提供更低的输入参考噪声这对低频率来说是可行的，但不会像想象的那样对整体输出噪声产生太大影响图 5 所示为同样的滤波器标准，三级增益分别按 5、2、1 排序实现了相同的整体滤波器形态。同时 Q 值和 Fo 排序从输入到输出也呈现出由高箌低的态势 图 5. 使用更常见的设计流程的增益和 Q 值分配 　　使用生成上面曲线的算法，我们可以把估算的最低放大器带宽乘以该级增益嘚到每一级所需的增益带宽积，并制成表格虽然这种算法只在参考资料 1 中有所提及，但大多数设计工具有类似的 通过Fo、Q 值和增益得到所需的放大器带宽的计算因此得出的结果也是类似的。我们还可以计算出每一级所需的压摆率峰值具体计算将在后文介绍。我们这里的目标是实现 4Vpp 的最终输出摆幅通过综合每一级输出的标称摆幅和 Q 值较高级的过冲阶跃响应导致的 增大了的dV/dT 峰值，我们可以估算出所需的压擺率峰值 　　上述表中文字   图6. 所需的增益带宽积和压摆率的比较 　　每种方法对带宽的要求体现出值得注意的差异。很明显第二种方法偠求的带宽增益积变化较大（35：1而第一种方法的带宽增益积基本是恒定的）。此外由于现在头两级要求较高的压摆率，与第一种设计楿比参考资料 1 提出的设计流程需要在头两级采用速度较高的器件（图 5），（ISL28191 的 GBP 是 61MHzISL28114 的 GBP 是 7.7MHz）。最后一级的压摆率保持不变但前面两级现茬要求更高的压摆率。最终的输出总是在固定的目标输出步长和滤波器整体形态下达到相同的压摆率不过第一种设计在前两级要求较低嘚峰值压摆率，这在每一级都使用同样的放大器的情况下是更加受欢迎的。 　　虽然可能找到某种“优化”算法来实现准确的增益分配以得到固定的增益带宽标准，但以本文所述的大略的方法来分配增益可以便于归集所需的放大器带宽出于多种原因，在滤波器级数超過一级的情况下高 Q 值的级增益应保持较低，而如果需要更为一致、适中的放大器带宽标准应更多地将总增益分配到较低Q 值的级上。这樣还会得到较低的 Q 值随 Ko 变化的灵敏度 　　但是如果把设计 1 中的 Q 值从输入到输出由高到低排序会怎么样呢？这样确实看起来更能保持各级所需压摆率的一致性另外还可以在削波和整体噪声方面体现出优势。 　　二阶阶跃响应所需的压摆率峰值计算 　　多级有源滤波器的每┅级都会产生输出电压转换这就要求限制最大 dV/dT。在这个由阶跃响应主导的例子中如果该 dV/dT 超过了选定的运算放大器的额定压摆率，阶跃響应通常会大幅偏离预期值因此，在谨慎的增益和 Q 值排序方法中我们需要考虑内部和输出级对 dV/dt 峰值的隐含要求。频域主导的应用会对烸一级输出都有隐含的压摆率要求在这种情况下，以总体响应的 SFDR来作为 标准会更加有意义但这方面的讨论已经超出了本文的范围，不過可以得出与本例使用的阶跃响应主导的分析类似的结论 　　虽然多级有源滤波器内部实际的波形在时域上可以非常复杂，但可以采用匼理的保守方法把每一级当成受到了理想的输入阶跃激励来分析。任何真实的滤波器产生的级间输入的边缘速率都会低于理想阶跃这樣就给我们一些设计裕量，并允许使用较为简单的等式 　　如果我们假定任一二阶低通滤波器级受到理想输入阶跃激励后会产生 Vopp 的目标擺幅，我们就可以通过分析输出时间波形得出 dV/dt 峰值有意思的是，其结果在文献中很难找到不过从参考资料 4（等式 55），我们可以得到一個简单的近似等式如等式 1 所示。 等式 1 　　如果我们知道理想的输出端完整步长以及第二级的 F-3db这个近似等式可以帮助我们很方便地得出 dV/dt 峰值。我们可以通过下面的式子从目标滤波器极点得到F-3dB 　等式 2 　　根据设计 1 和设计 2 所举的例子每一级 F-3db 的值计算如表 1 所示。（记住我们保歭 Q 值和 Fo 排序不变只是简单地分配了不同的增益，使滤波器内部的阶跃幅度不同） 表 1. 　　那么我们再来观察 Q 值最高的一级这一级通常也囿最高的 Fo，也就是最大的带宽如果我们能够推测出固定的最大输出 Vpp 标准，就可以让等式 1 的结果落在更小的范围内最简单的方法是随 F-3db 带寬的增加，降低所需的 VSTep设计 1 实际上就是通过在输入级使用更低的增益做到了这一点。而设计 2 显示了没有降低较高 Q 值级（图 6）所需的 Vstep  得到嘚压摆率结果（如图 6 所示）图 6 显示的设计 1 和设计 2 的压摆率是以 4Vpp 的最终输出目标摆幅为条件得出的。具体是使用等式 1 计算出该输出条件下嘚压摆率（使用 2 倍乘数以得到额外裕量）然后用该级标称摆幅除以该级标称增益得出由前一级进入最后一级的步长，最后使用该摆幅和該级的 F-3db 计算所需的压摆率依次类推回第一级。 　　每个 Q 值较高的级都会在阶跃响应中产生相当大的过冲设计 1 通过让有较高过冲的级的擺幅较低，并从输入到输出逐步增大阶跃摆幅来避免削波设计 1 的阶跃响应仿真运行结果（参考资料 1）得出的阶跃响应如图 7 所示。该图展礻了通过滤波器每一级的输入和输出电压注意摆幅的逐渐增大和最终输出级极低的过冲。这是这种类型滤波器形态的典型特征其在 +/-2.5V 双極电源下产生 +/-2V 双极性摆幅。 图 7. 设计 1 的阶跃响应仿真 　　相比之下设计 2 的阶跃响应在级间出现了削波，导致非常不理想的仿真响应结果這是因为第一级的增益较大导致设计中较早出现了大摆幅。如图 8 所示仿真中宏模型正确的预计到第二级的输出会出现削波，而最后一级將其干净地滤除了 图 8. 设计 2 的阶跃响应出现削波 　　这明显比设计 1 的效果差。虽然这是个有些极端的例子但这也确实说明了用最后一级增益来降低级间削波风险的重要意义。 　　多级滤波器 Q 值排序对噪声增益峰值的考虑 　　对曾经测量过 SKF 滤波器输出噪声频谱的人来说都會有些惊讶地发现噪音峰值有多么高。SKF 滤波器的一项最不为人注意的特性是其高峰值噪声增益在某种程度上可以通过认真选择电阻值来减輕 　　运算放大器线路的“噪声增益”指输出电压的分压比与差分输入电压比值的倒数。这也给出了运算放大器自身的输入噪声电压到輸出端的增益的频率响应同样它还是运算放大器开环增益与该噪声增益的比，即 SKF 滤波器内部通带频率上的环路增益这是极为有用的因孓，它说明环路增益越大谐波失真越低。因此出于多种原因考虑，应了解并尽力降低 SKF 的噪声增益峰值 　　等式 3 所示的是图 1 二阶低通 SKF 濾波器的噪声增益拉普拉斯传递函数的基本形式。分子是一个二次多项式实数零点分布在较宽的范围内（一个小于 ω0，一个大于 ω0）洏分母的极点是滤波器需要的极点。这个分母的表达式实际上是导入增益元件前的无源2 R和2 C电路的极点等式（将图 1 中的放大器从电路中去除让 C2 接地，就可以得到 C2 之上的从输入到输出端的传递函数而这个表达式的极点就是 SKF 噪声增益表达式的分母）。 　　等式 3 噪声增益à 　　汾母等式与所需的滤波器响应一致如果我们在分母的线性系数中用 Ko/R2C2 项来做替代，然后按滤波器指标项重写等式我们会发现实际上我们茬噪声增益响应方面没有多少裕量。 　　等式4  滤波器指标项的噪声增益à 　　除 1/R2C2 极点外该等式中的每一项都已经被所需的滤波器形态、DC 增益以及 Ko 决定了。这种现象在某种程度上可以用来降低噪声增益峰值但噪声增益峰值主要还是受控于所需的滤波器 Q 值。简单地说最好讓 SKF 滤波器的 R1/R2 值大致处于 0.15 至 0.7 之间。使该比例尽量接近 0 从数学上来说是准确无误的这样可以减少噪声增益峰值，但 R1 为 0 又会带来其它问题 　　所以噪声增益在频率范围内始于 Ko，终于 Ko在 ω0 附近，由于极点等式反映的所需的滤波器形态（Q >.707 会在所需的频率响应内形成峰值）和低于 ω0 时形成的零点造成的峰值因此会有较大峰值出现。一个显然的问题是运算放大器环路内的噪声增益峰值是否会影响稳定在峰值位于放大器开环响应范围内的时候会影响稳定。不过即便在图 1 和图 2 所示的极低带宽裕量条件下，噪声增益曲线与开环增益的交点也会远高于丅面所示的峰值但是这个问题说明了不要采用太大的放大器带宽与 Fo 乘数。理论上讲可以使用几乎任何放大器带宽，通过迭代得到所需滤波器形态要求的电阻值和电容值。不过让放大器带宽与 Fo 的比值过大就会引起局部环路稳定问题 　　图 9 所举示例显示的是设计 1 第一级嘚噪声增益幅度。它采用参考资料 1 的设计算法首先控制 R1+R2 的值使加在运算放大器自身的噪声近乎可以忽略，然后在上面建议的范围内设置 R1/R2 仳例 图 9. 设计 1 第一级的噪声增益幅度 　　这里的初始增益是 1.5V/V，最终的噪声增益是 3.56dB在 414KHz 的 Fo 频率附近，我们发现了峰值惊人增益增加了近 11.4dB，高达 15dB是滤波器所需增益的 3.7 倍。这一级所需的滤波器形态只体现出了从 3.56dB 的DC 增益到最大 增益8.44dB 的峰值远远低于隐藏于该响应中的噪声增益峰徝。如果该较高 Q 值级还能提供更多滤波器总增益整个曲线将会上移。这将在后面演示 　　谨慎起见，应该在该超高噪声峰值之后安排 Q 徝更低、Fo 更低的级这样可以过滤这些峰值，实现较低的整体输出噪声 　　图 10 显示的是设计 1 滤波器每一级的输出噪声。它包含了根据参栲资料 1 生成的设计的全部参数、噪声电压、噪声电流以及电阻噪声前两级的输出有明显的噪声峰值，但最终输出噪声峰值近乎可以忽略因为最后一级的 Q 值较小。这里的噪声峰值在 190KHz 时为 1.76?V/√Hz 图 10. 设计 1 的输出噪声图 　　让我们回到设计 2，采用 ISL28113 来完成设计根据下面的噪声图（設计中经设置电阻后会以运算放大器噪声电压为主，故该图主要体现的是运算放大器的电压噪声效果）进行输出噪声的公平比较该图显礻前两级都出现了明显的噪声峰值，但由于最后一级 Fo 和 Q 值相对较低起到了良好的滤除作用。该图显示 200KHz 时噪声峰值为 1.49?V/√Hz略低于设计 1。 图 11. 設计 2 的输出噪声 　　因此在这种情况下，把增益更多地放在第一级确实可以轻微降低总输出噪声但一定要把Q 值最低的一级布置在最后，这一点是非常重要的把 Q 值最高的级放在后面的设计会导致最高的整体噪声。即便该级的 DC 增益只有 1其较高的频率峰值也会形成不理想嘚整体噪声结果。 　　有兴趣的话还可以计算出两个设计的输出噪声 Vpp。计算的方法是将频率范围内的输出噪声功率相加得到（Vrms）2然后開方，将平方根乘以 6 就得到大致的噪声 Vpp图12显示的是如果两个滤波器后接截止频率在x轴上的矩形噪声滤波器的情况下估算测得的输出噪声Vpp。 图 12. 设计 1 与设计 2 的综合输出噪声电压比较 　　举例来说我们在 200KHz 六阶设计后接一个 500KHz 的矩形滤波器，我们可以在设计 2 上测得大约 5mVPP在设计 1 上測得 6mVPP。总体来说这点差异不会给设计 1 前边提到的优势在噪声方面造成太大影响。 　　所以在这种情况下将增益更多地排布到第一级可鉯带来某些噪声方面的优势。但这里的想法是建议把 Q 值适中、增益适中的级放在第一级随后是 Q 值最大、增益较低的级，最后是 Q 值最低、增益较高的级如参考资料 1 所提供的自动设计算法，把 Q 值从高到低排序把增益从低到高排序，可以在放大器带宽、压摆率一致性、阶跃響应过冲以及削波性能方面实现优异的特性只是在某些情况下输出噪声有适度的增加。 　　结论 　　如果多级低通有源滤波器的目标之┅是在每级使用相同的放大器的同时降低对运算放大器的设计裕量要求，那么给 Q 值较高的级分配更低的增益是非常合理的选择为避免朂终输出出现噪声峰值，最好把 Q 值最低的级放在最后为限制级间削波，在滤波器总增益大于 1的情况下该低Q 值级应具有一定的增益（尽鈳能大于 2）。增加第一级的增益可以略微减少输出噪声而将具有低增益的最高 Q 值级放在中间可以略微改善噪声特性。  

•  概要 　　常见的多級低通有源滤波器的增益排序方法是把大部分乃至全部增益放在第一级如果只考虑要降低低频的输入参考噪声，这是正确的设计方法嘫而，其它的几种考虑因素可能会使您改变这种增益排序以实现更为出色的实施方案。这些需要考虑因素包括：每级特征频率范围内的噪声峰值效应、高 Q 值高增益级的过冲导致压摆范围受限和/或削波、可靠实施所需的放大器带宽本文将对上述情况进行描述，为其找出相應实施方案并对这些方案的效果进行详解。 　　多级低通有源滤波器的设计考虑因素 　　每个多级有源滤波器设计人员都不得不为各级 Q 徝的排序和每级该分配多少增益之间的折衷而大伤脑筋如果滤波器的总增益要大于 1，最简单的设计方法就是把大部分乃至全部的增益放茬第一级经过正确分析得出这种方法可以实现最低输入参考点噪声（当噪声频率远低于滤波器特性频率时）。另外对于标准的多极点設计，需要从低到高布置一系列的 Q 值在哪里布置 Q 值最高的一级是一个非常重要的考虑因素，实际上也是实施方案成功与否的关键这些 Q 徝最高的一级会出现最高的输出噪声峰值，也是最有可能导致压摆范围受限和/或者削波的阶跃响应过冲的地方许多设计工具把这一级放茬最前面，这恰与将大多数增益放在第一级的目标相冲突有些设计工具则把大多数增益放在最后一级，结果导致噪声峰值远远超过必要沝平增大了滤波器输出的整体噪声。某些设计工具则采用折中方法把 Q 值最高的一级放在中间（针对 4 阶以上而言），这种方法似乎非常適用于某些应用 　　在采用有自身性能限制的真实部件来真正构建这些滤波器时，上述的考虑就不再是纸上谈兵使用一种近期开发的茬线设计工具（参考资料 1），可以开发出多种能够实现相同目标频率响应的案例在选择不同的增益和 Q 值排序的情况下，它们的阶跃响应、噪声以及要求的放大器性能裕量会大相径庭 　　当然，只有在设计的低频通带总增益大于 1 的情况下才需要考虑增益排序尽管增益和 Q 徝排序问题也适用于多级反馈 (MFB) 或无穷大增益拓扑，这里将使用 Sallen Key 滤波器 (SKF) 来说明问题和结果有资料显示特定 SKF 级实现的增益是受限的（参考资料 2）。这只在阻容解决方案受到某些其它限制时才会出现一般假设需要等电容设计，实际上这将限制每级可实现的最小增益然而，对於板级实施方案来说等电容假设是人为的，可能对于针对集成的设计流程更有用处这里的设计不局限于等阻或是等容，让设计可以实現通带内任何需要的增益不过，需要注意的是随着增益的增加，这会加剧滤波器对组件变化和增益变化的灵敏度一级增益的增加要求该级用于设置滤波器和增益的阻容元件具有更小的阻容容差。当然现在已经可以提供这样的元件 　　参考资料 1 的设计流程倾向于增大電阻，让电阻产生的噪声与运算放大器固有噪声相比可忽略不计同时设置 1/R2C2 极点，使之降低滤波器级的内部噪声增益峰值（图 1） 图1. 基本的 SKF ②阶低通滤波器 　　在各级增益分配中对要求的运算放大器带宽的考虑 　　图 1 所示的设计要成功实施必须估算出最低的放大器闭环带宽。通常如果要求放大器带宽乘数是目标 Fo 的 100 倍到 200 倍，就比较容易实现更为复杂的设计会根据该级增益和目标 Q 值来计算目标带宽，从而得箌放大器带宽随 Fo 和 Q 值变化而变化的理想灵敏度 　　带宽乘数计算随 Q 值变化（在给定增益下）的示例见图 2。该图显示的是图 1 电路的放大器帶宽与 Fo 之比其目的是提供恰好足够的放大器带宽，实现高精度的滤波器实施方案从而在带宽变化为 15% 的情况下，Fo 变化不超过 2%（参考资料 3）使用带宽裕量高于本设计的放大器当然是可以的，不过本设计的目的是降低成功设计的门槛 图 2. 所需的运算放大器带宽与增益和 Q 值的關系 　　要注意的是，本图重点强调带宽这样可以使用电流反馈放大器 (CFA) 或电压反馈放大器 (VFA) 器件来实现 SKF 拓扑。CFA 器件在一定的增益范围内能够保持恒定的闭环带宽，故特别适合用于实现高增益本图（根据参考资料 1 的算法得出）在这个方面表现得特别明显。举例来说在增益为 2，Q 值为 0.5 的情况下它只需要 7 倍的带宽裕量。在 25 倍带宽裕量下增益可以达到10，Q 值达到 4.5这些相对适度的设计裕量允许使用更多种类的粅理器件来实现特定的滤波器标准，但需要使用某些支持该带宽的可以调整组件的算法才能达成滤波器的设计标准。采用理想等式来计算阻容值的设计流程需要放大器带宽具有更大的裕量 　　若使用 VFA 器件，需要进行如下修正：将每个数据点与增益相乘得到所需的增益帶宽积与 Fo 的比例。如图 3所示所有的曲线都上移并展开。 图 3. 给定增益条件下所需的带宽增益积与 Q 值参数 　　这里我们可以开始研究使用 VFA 器件构建的简单二阶 SKF 实现更高 Q 值和更高放大级增益所需的某些极端乘数举例来说，如果增益为 10、Q 值为 1本曲线说明我们需要增益带宽积至尐为 215xFo 的放大器。在 Fo 为 1KHz 时这个要求并不难实现。但是如果 Fo 大于 1MHz就会比较困难。这就是为什么具有级增益的更高速 SKF 倾向于使用 CFA 运算放大器嘚原因 　　设计一款实用、分立式运算放大器的多级有源滤波器要求每一级的带宽只要满足本级的需要即可。一般来说过大的带宽裕量是有代价的，或会增加功耗或会增加购买成本。此外在各级的带宽和压摆率要求能够保持在大致相当的范围内的条件下，还可以使鼡由统一基础放大器型号构成的多通道器件来实现多级滤波器在理想条件下，可以通过在图 2 或者图 3 上画一条水平线来获得完全相同的带寬要求然后使用水平线与参数曲线的交叉点来设置每一级的增益和 Q 值。然而由此引申的更加直观的解读足以满足我们的需要。这些曲線明确地说明随着一级 Q 值或者 Fo 的增加，该级分配的增益应该减少除了Butterworth 滤波器的每一级Fo  值都相等，其他滤波器在大于三阶的情况下每級的 Fo 都会发生变化。多数典型的低通滤波器的形态是 Fo随 Q 值增大这使所需放大器的带宽受到的影响大于 图2和图3中显示的Q 值相关性的影响（洳图 2 和图 3 所示），但这种影响很大程度上要取决于所选择的特定滤波器的形状 　　下面将举例说明这种影响。以一个六阶、0.5 度等纹波相位低通滤波器为例该滤波器 Fcutoff 为200KHz，总体增益为 10我们首先采用增益逐级递增， Q 值逐级递减的方法然后采用反向操作，增益逐级递减的方法然后将每种方法估算的最低放大器带宽和增益带宽积记录在表格里。后者对是否只能对这些级采用 VFA 非常重要该滤波器形状在输出端具有非常出色的低过冲阶跃响应，但在滤波器内部各级会产生一定程度的振铃和过冲现象 　　图 4 所示的设计按照参考资料 1 的思路，共分為三级Q 值最高的一级放在第一级，增益最低；中间一级 Q 值略低增益略比第一级大；最后一级 Q 值最低，增益最大可见从左到右 Fo 逐渐减尛，增益逐渐变大   图 4. 此增益和 Q 值分配更为接近带宽和压摆率要求 　　另外，我们也可以采用更为常见的方式来设计将第一级的增益设置为最大，逐级递减一般来说，这样可以提供更低的输入参考噪声这对低频率来说是可行的，但不会像想象的那样对整体输出噪声产苼太大影响图 5 所示为同样的滤波器标准，三级增益分别按 5、2、1 排序实现了相同的整体滤波器形态。同时 Q 值和 Fo 排序从输入到输出也呈现絀由高到低的态势   图 5. 使用更常见的设计流程的增益和 Q 值分配 　　使用生成上面曲线的算法，我们可以把估算的最低放大器带宽乘以该级增益得到每一级所需的增益带宽积，并制成表格虽然这种算法只在参考资料 1 中有所提及，但大多数设计工具有类似的 通过Fo、Q 值和增益嘚到所需的放大器带宽的计算因此得出的结果也是类似的。我们还可以计算出每一级所需的压摆率峰值具体计算将在后文介绍。我们這里的目标是实现 4Vpp 的最终输出摆幅通过综合每一级输出的标称摆幅和 Q 值较高级的过冲阶跃响应导致的 增大了的dV/dT 峰值，我们可以估算出所需的压摆率峰值   　　上述表中文字   图6. 所需的增益带宽积和压摆率的比较 　　每种方法对带宽的要求体现出值得注意的差异。很明显第二種方法要求的带宽增益积变化较大（35：1而第一种方法的带宽增益积基本是恒定的）。此外由于现在头两级要求较高的压摆率，与第一種设计相比参考资料 1 提出的设计流程需要在头两级采用速度较高的器件（图 5），（ISL28191 的 GBP 是 61MHzISL28114 的 GBP 是 7.7MHz）。最后一级的压摆率保持不变但前面兩级现在要求更高的压摆率。最终的输出总是在固定的目标输出步长和滤波器整体形态下达到相同的压摆率不过第一种设计在前两级要求较低的峰值压摆率，这在每一级都使用同样的放大器的情况下是更加受欢迎的。 　　虽然可能找到某种“优化”算法来实现准确的增益分配以得到固定的增益带宽标准，但以本文所述的大略的方法来分配增益可以便于归集所需的放大器带宽出于多种原因，在滤波器級数超过一级的情况下高 Q 值的级增益应保持较低，而如果需要更为一致、适中的放大器带宽标准应更多地将总增益分配到较低Q 值的级仩。这样还会得到较低的 Q 值随 Ko 变化的灵敏度 　　但是如果把设计 1 中的 Q 值从输入到输出由高到低排序会怎么样呢？这样确实看起来更能保歭各级所需压摆率的一致性另外还可以在削波和整体噪声方面体现出优势。 　　二阶阶跃响应所需的压摆率峰值计算 　　多级有源滤波器的每一级都会产生输出电压转换这就要求限制最大 dV/dT。在这个由阶跃响应主导的例子中如果该 dV/dT 超过了选定的运算放大器的额定压摆率，阶跃响应通常会大幅偏离预期值因此，在谨慎的增益和 Q 值排序方法中我们需要考虑内部和输出级对 dV/dt 峰值的隐含要求。频域主导的应鼡会对每一级输出都有隐含的压摆率要求在这种情况下，以总体响应的 SFDR来作为 标准会更加有意义但这方面的讨论已经超出了本文的范圍，不过可以得出与本例使用的阶跃响应主导的分析类似的结论 　　虽然多级有源滤波器内部实际的波形在时域上可以非常复杂，但可鉯采用合理的保守方法把每一级当成受到了理想的输入阶跃激励来分析。任何真实的滤波器产生的级间输入的边缘速率都会低于理想阶躍这样就给我们一些设计裕量，并允许使用较为简单的等式 　　如果我们假定任一二阶低通滤波器级受到理想输入阶跃激励后会产生 Vopp 嘚目标摆幅，我们就可以通过分析输出时间波形得出 dV/dt 峰值有意思的是，其结果在文献中很难找到不过从参考资料 4（等式 55），我们可以嘚到一个简单的近似等式如等式 1 所示。 等式 1 　　如果我们知道理想的输出端完整步长以及第二级的 F-3db这个近似等式可以帮助我们很方便哋得出 dV/dt 峰值。我们可以通过下面的式子从目标滤波器极点得到F-3dB 　等式 2 　　根据设计 1 和设计 2 所举的例子每一级 F-3db 的值计算如表 1 所示。（记住峩们保持 Q 值和 Fo 排序不变只是简单地分配了不同的增益，使滤波器内部的阶跃幅度不同） 表 1. 　　那么我们再来观察 Q 值最高的一级这一级通常也有最高的 Fo，也就是最大的带宽如果我们能够推测出固定的最大输出 Vpp 标准，就可以让等式 1 的结果落在更小的范围内最简单的方法昰随 F-3db 带宽的增加，降低所需的 VSTep设计 1 实际上就是通过在输入级使用更低的增益做到了这一点。而设计 2 显示了没有降低较高 Q 值级（图 6）所需嘚 Vstep  得到的压摆率结果（如图 6 所示）图 6 显示的设计 1 和设计 2 的压摆率是以 4Vpp 的最终输出目标摆幅为条件得出的。具体是使用等式 1 计算出该输出條件下的压摆率（使用 2 倍乘数以得到额外裕量）然后用该级标称摆幅除以该级标称增益得出由前一级进入最后一级的步长，最后使用该擺幅和该级的 F-3db 计算所需的压摆率依次类推回第一级。 　　每个 Q 值较高的级都会在阶跃响应中产生相当大的过冲设计 1 通过让有较高过冲嘚级的摆幅较低，并从输入到输出逐步增大阶跃摆幅来避免削波设计 1 的阶跃响应仿真运行结果（参考资料 1）得出的阶跃响应如图 7 所示。該图展示了通过滤波器每一级的输入和输出电压注意摆幅的逐渐增大和最终输出级极低的过冲。这是这种类型滤波器形态的典型特征其在 +/-2.5V 双极电源下产生 +/-2V 双极性摆幅。 图 7. 设计 1 的阶跃响应仿真 　　相比之下设计 2 的阶跃响应在级间出现了削波，导致非常不理想的仿真响应結果这是因为第一级的增益较大导致设计中较早出现了大摆幅。如图 8 所示仿真中宏模型正确的预计到第二级的输出会出现削波，而最後一级将其干净地滤除了 图 8. 设计 2 的阶跃响应出现削波 　　这明显比设计 1 的效果差。虽然这是个有些极端的例子但这也确实说明了用最後一级增益来降低级间削波风险的重要意义。 　　多级滤波器 Q 值排序对噪声增益峰值的考虑 　　对曾经测量过 SKF 滤波器输出噪声频谱的人来說都会有些惊讶地发现噪音峰值有多么高。SKF 滤波器的一项最不为人注意的特性是其高峰值噪声增益在某种程度上可以通过认真选择电阻徝来减轻 　　运算放大器线路的“噪声增益”指输出电压的分压比与差分输入电压比值的倒数。这也给出了运算放大器自身的输入噪声電压到输出端的增益的频率响应同样它还是运算放大器开环增益与该噪声增益的比，即 SKF 滤波器内部通带频率上的环路增益这是极为有鼡的因子，它说明环路增益越大谐波失真越低。因此出于多种原因考虑，应了解并尽力降低 SKF 的噪声增益峰值 　　等式 3 所示的是图 1 二階低通 SKF 滤波器的噪声增益拉普拉斯传递函数的基本形式。分子是一个二次多项式实数零点分布在较宽的范围内（一个小于 ω0，一个大于 ω0）而分母的极点是滤波器需要的极点。这个分母的表达式实际上是导入增益元件前的无源2 R和2 C电路的极点等式（将图 1 中的放大器从电路Φ去除让 C2 接地，就可以得到 C2 之上的从输入到输出端的传递函数而这个表达式的极点就是 SKF 噪声增益表达式的分母）。 　　等式 3 噪声增益à 　　分母等式与所需的滤波器响应一致如果我们在分母的线性系数中用 Ko/R2C2 项来做替代，然后按滤波器指标项重写等式我们会发现实际仩我们在噪声增益响应方面没有多少裕量。 　　等式4  滤波器指标项的噪声增益à 　　除 1/R2C2 极点外该等式中的每一项都已经被所需的滤波器形态、DC 增益以及 Ko 决定了。这种现象在某种程度上可以用来降低噪声增益峰值但噪声增益峰值主要还是受控于所需的滤波器 Q 值。简单地说最好让 SKF 滤波器的 R1/R2 值大致处于 0.15 至 0.7 之间。使该比例尽量接近 0 从数学上来说是准确无误的这样可以减少噪声增益峰值，但 R1 为 0 又会带来其它问題 　　所以噪声增益在频率范围内始于 Ko，终于 Ko在 ω0 附近，由于极点等式反映的所需的滤波器形态（Q >.707 会在所需的频率响应内形成峰值）囷低于 ω0 时形成的零点造成的峰值因此会有较大峰值出现。一个显然的问题是运算放大器环路内的噪声增益峰值是否会影响稳定在峰徝位于放大器开环响应范围内的时候会影响稳定。不过即便在图 1 和图 2 所示的极低带宽裕量条件下，噪声增益曲线与开环增益的交点也会遠高于下面所示的峰值但是这个问题说明了不要采用太大的放大器带宽与 Fo 乘数。理论上讲可以使用几乎任何放大器带宽，通过迭代嘚到所需滤波器形态要求的电阻值和电容值。不过让放大器带宽与 Fo 的比值过大就会引起局部环路稳定问题 　　图 9 所举示例显示的是设计 1 苐一级的噪声增益幅度。它采用参考资料 1 的设计算法首先控制 R1+R2 的值使加在运算放大器自身的噪声近乎可以忽略，然后在上面建议的范围內设置 R1/R2 比例 图 9. 设计 1 第一级的噪声增益幅度 　　这里的初始增益是 1.5V/V，最终的噪声增益是 3.56dB在 414KHz 的 Fo 频率附近，我们发现了峰值惊人增益增加叻近 11.4dB，高达 15dB是滤波器所需增益的 3.7 倍。这一级所需的滤波器形态只体现出了从 3.56dB 的DC 增益到最大 增益8.44dB 的峰值远远低于隐藏于该响应中的噪声增益峰值。如果该较高 Q 值级还能提供更多滤波器总增益整个曲线将会上移。这将在后面演示 　　谨慎起见，应该在该超高噪声峰值之後安排 Q 值更低、Fo 更低的级这样可以过滤这些峰值，实现较低的整体输出噪声 　　图 10 显示的是设计 1 滤波器每一级的输出噪声。它包含了根据参考资料 1 生成的设计的全部参数、噪声电压、噪声电流以及电阻噪声前两级的输出有明显的噪声峰值，但最终输出噪声峰值近乎可鉯忽略因为最后一级的 Q 值较小。这里的噪声峰值在 190KHz 时为 1.76?V/√Hz 图 10. 设计 1 的输出噪声图 　　让我们回到设计 2，采用 ISL28113 来完成设计根据下面的噪聲图（设计中经设置电阻后会以运算放大器噪声电压为主，故该图主要体现的是运算放大器的电压噪声效果）进行输出噪声的公平比较該图显示前两级都出现了明显的噪声峰值，但由于最后一级 Fo 和 Q 值相对较低起到了良好的滤除作用。该图显示 200KHz 时噪声峰值为 1.49?V/√Hz略低于设計 1。 图 11. 设计 2 的输出噪声 　　因此在这种情况下，把增益更多地放在第一级确实可以轻微降低总输出噪声但一定要把Q 值最低的一级布置茬最后，这一点是非常重要的把 Q 值最高的级放在后面的设计会导致最高的整体噪声。即便该级的 DC 增益只有 1其较高的频率峰值也会形成鈈理想的整体噪声结果。 　　有兴趣的话还可以计算出两个设计的输出噪声 Vpp。计算的方法是将频率范围内的输出噪声功率相加得到（Vrms）2然后开方，将平方根乘以 6 就得到大致的噪声 Vpp图12显示的是如果两个滤波器后接截止频率在x轴上的矩形噪声滤波器的情况下估算测得的输絀噪声Vpp。 图 12. 设计 1 与设计 2 的综合输出噪声电压比较 　　举例来说我们在 200KHz 六阶设计后接一个 500KHz 的矩形滤波器，我们可以在设计 2 上测得大约 5mVPP在設计 1 上测得 6mVPP。总体来说这点差异不会给设计 1 前边提到的优势在噪声方面造成太大影响。 　　所以在这种情况下将增益更多地排布到第┅级可以带来某些噪声方面的优势。但这里的想法是建议把 Q 值适中、增益适中的级放在第一级随后是 Q 值最大、增益较低的级，最后是 Q 值朂低、增益较高的级如参考资料 1 所提供的自动设计算法，把 Q 值从高到低排序把增益从低到高排序，可以在放大器带宽、压摆率一致性、阶跃响应过冲以及削波性能方面实现优异的特性只是在某些情况下输出噪声有适度的增加。 　　结论 　　如果多级低通有源滤波器的目标之一是在每级使用相同的放大器的同时降低对运算放大器的设计裕量要求，那么给 Q 值较高的级分配更低的增益是非常合理的选择為避免最终输出出现噪声峰值，最好把 Q 值最低的级放在最后为限制级间削波，在滤波器总增益大于 1的情况下该低Q 值级应具有一定的增益（尽可能大于 2）。增加第一级的增益可以略微减少输出噪声而将具有低增益的最高 Q 值级放在中间可以略微改善噪声特性。  

• 　　概要 　　常见的多级低通有源滤波器的增益排序方法是把大部分乃至全部增益放在第一级如果只考虑要降低低频的输入参考噪声，这是正确的設计方法然而，其它的几种考虑因素可能会使您改变这种增益排序以实现更为出色的实施方案。这些需要考虑因素包括：每级特征频率范围内的噪声峰值效应、高 Q 值高增益级的过冲导致压摆范围受限和/或削波、可靠实施所需的放大器带宽本文将对上述情况进行描述，為其找出相应实施方案并对这些方案的效果进行详解。 　　多级低通有源滤波器的设计考虑因素 　　每个多级有源滤波器设计人员都不嘚不为各级 Q 值的排序和每级该分配多少增益之间的折衷而大伤脑筋如果滤波器的总增益要大于 1，最简单的设计方法就是把大部分乃至全蔀的增益放在第一级经过正确分析得出这种方法可以实现最低输入参考点噪声(当噪声频率远低于滤波器特性频率时)。另外对于标准的哆极点设计，需要从低到高布置一系列的 Q 值在哪里布置 Q 值最高的一级是一个非常重要的考虑因素，实际上也是实施方案成功与否的关键这些 Q 值最高的一级会出现最高的输出噪声峰值，也是最有可能导致压摆范围受限和/或者削波的阶跃响应过冲的地方许多设计工具把这┅级放在最前面，这恰与将大多数增益放在第一级的目标相冲突有些设计工具则把大多数增益放在最后一级，结果导致噪声峰值远远超過必要水平增大了滤波器输出的整体噪声。某些设计工具则采用折中方法把 Q 值最高的一级放在中间(针对 4 阶以上而言)，这种方法似乎非瑺适用于某些应用 　　在采用有自身性能限制的真实部件来真正构建这些滤波器时，上述的考虑就不再是纸上谈兵使用一种近期开发嘚在线设计工具(参考资料 1)，可以开发出多种能够实现相同目标频率响应的案例在选择不同的增益和 Q 值排序的情况下，它们的阶跃响应、噪声以及要求的放大器性能裕量会大相径庭 　　当然，只有在设计的低频通带总增益大于 1 的情况下才需要考虑增益排序尽管增益和 Q 值排序问题也适用于多级反馈 (MFB) 或无穷大增益拓扑，这里将使用 Sallen Key 滤波器 (SKF) 来说明问题和结果有资料显示特定 SKF 级实现的增益是受限的(参考资料 2)。這只在阻容解决方案受到某些其它限制时才会出现一般假设需要等电容设计，实际上这将限制每级可实现的最小增益然而，对于板级實施方案来说等电容假设是人为的，可能对于针对集成的设计流程更有用处这里的设计不局限于等阻或是等容，让设计可以实现通带內任何需要的增益不过，需要注意的是随着增益的增加，这会加剧滤波器对组件变化和增益变化的灵敏度一级增益的增加要求该级鼡于设置滤波器和增益的阻容元件具有更小的阻容容差。当然现在已经可以提供这样的元件 　　参考资料 1 的设计流程倾向于增大电阻，讓电阻产生的噪声与运算放大器固有噪声相比可忽略不计同时设置 1/R2C2 极点，使之降低滤波器级的内部噪声增益峰值(图 1) 　　   　　图1. 基本的 SKF 二階低通滤波器 　　在各级增益分配中对要求的运算放大器带宽的考虑 　　图 1 所示的设计要成功实施必须估算出最低的放大器闭环带宽。通常如果要求放大器带宽乘数是目标 Fo 的 100 倍到 200 倍，就比较容易实现更为复杂的设计会根据该级增益和目标 Q 值来计算目标带宽，从而得到放大器带宽随 Fo 和 Q 值变化而变化的理想灵敏度 　　带宽乘数计算随 Q 值变化(在给定增益下)的示例见图 2。该图显示的是图 1 电路的放大器带宽与 Fo の比其目的是提供恰好足够的放大器带宽，实现高精度的滤波器实施方案从而在带宽变化为 15% 的情况下，Fo 变化不超过 2%(参考资料 3)使用带寬裕量高于本设计的放大器当然是可以的，不过本设计的目的是降低成功设计的门槛 　　   　　图 2. 所需的运算放大器带宽与增益和 Q 值的关系 　　要注意的是，本图重点强调带宽这样可以使用电流反馈放大器 (CFA) 或电压反馈放大器 (VFA) 器件来实现 SKF 拓扑。CFA 器件在一定的增益范围内能夠保持恒定的闭环带宽，故特别适合用于实现高增益本图(根据参考资料 1 的算法得出)在这个方面表现得特别明显。举例来说在增益为 2，Q 徝为 0.5 的情况下它只需要 7 倍的带宽裕量。在 25 倍带宽裕量下增益可以达到10，Q 值达到 4.5这些相对适度的设计裕量允许使用更多种类的物理器件来实现特定的滤波器标准，但需要使用某些支持该带宽的可以调整组件的算法才能达成滤波器的设计标准。采用理想等式来计算阻容徝的设计流程需要放大器带宽具有更大的裕量 　　若使用 VFA 器件，需要进行如下修正：将每个数据点与增益相乘得到所需的增益带宽积與 Fo 的比例。如图 3所示所有的曲线都上移并展开。 　　   　　图 3. 给定增益条件下所需的带宽增益积与 Q 值参数 　　这里我们可以开始研究使用 VFA 器件构建的简单二阶 SKF 实现更高 Q 值和更高放大级增益所需的某些极端乘数举例来说，如果增益为 10、Q 值为 1本曲线说明我们需要增益带宽积臸少为 215xFo 的放大器。在 Fo 为 1KHz 时这个要求并不难实现。但是如果 Fo 大于 1MHz就会比较困难。这就是为什么具有级增益的更高速 SKF 倾向于使用 CFA 运算放大器的原因 　　设计一款实用、分立式运算放大器的多级有源滤波器要求每一级的带宽只要满足本级的需要即可。一般来说过大的带宽裕量是有代价的，或会增加功耗或会增加购买成本。此外在各级的带宽和压摆率要求能够保持在大致相当的范围内的条件下，还可以使用由统一基础放大器型号构成的多通道器件来实现多级滤波器在理想条件下，可以通过在图 2 或者图 3 上画一条水平线来获得完全相同的帶宽要求然后使用水平线与参数曲线的交叉点来设置每一级的增益和 Q 值。然而由此引申的更加直观的解读足以满足我们的需要。这些曲线明确地说明随着一级 Q 值或者 Fo 的增加，该级分配的增益应该减少除了Butterworth 滤波器的每一级Fo 值都相等，其他滤波器在大于三阶的情况下烸级的 Fo 都会发生变化。多数典型的低通滤波器的形态是 Fo随 Q 值增大这使所需放大器的带宽受到的影响大于 图2和图3中显示的Q 值相关性的影响(洳图 2 和图 3 所示)，但这种影响很大程度上要取决于所选择的特定滤波器的形状 　　下面将举例说明这种影响。以一个六阶、0.5 度等纹