标准它与上一代DDR内存技术标准最大的不同就昰，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式但DDR 内存却拥有两倍于上一代DDR内存预读取能力（即： bit数据读预取）。换句话说DDR 内存每个时钟能够以 倍外部总线的速度读/写数据，并且能够以内部控制总线 倍的速度运行此外，由于DDR 标准规定所有DDR 内存均采用FBGA封装形式而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性为DDR 内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程从第一代应用到个人电脑的DDR 经过DDR 、DDR 到今天的双通道DDR 技术，第一代DDR的发展也走到了技术的极限已經很难通过常规法提高内存的工作速度；随着Intel最新处理器技术的发展，前端总线对内存带宽的要求是越来越高拥有更高更稳定运行频率嘚DDR 内存将是大势所趋。[编辑本段]DDR 与DDR的区别： 、延迟问题：从上表可以看出在同等核心频率下，DDR 的实际工作频率是DDR的两倍这得益于DDR 内存擁有两倍于标准DDR内存的 BIT预读取能力。换句话说虽然DDR 和DDR一样，都采用了在时钟的上升延和下降延同时进行数据传输的基本方式但DDR 拥有两倍于DDR的预读取系统命令数据的能力。也就是说在同样 MHz的工作频率下，DDR的实际频率为 MHz而DDR 则可以达到 MHz。这样也就出现了另一个问题：在同等工作频率的DDR和DDR 内存中后者的内存延时要慢于前者。举例来说DDR 和DDR - 具有相同的延迟，而后者具有高一倍的带宽实际上，DDR - 和DDR 具有相同的帶宽它们都是 . GB/s，但是DDR 的核心工作频率是 MHz而DDR - 的核心工作频率是 MHz，也就是说DDR - 的延迟要高于DDR 、封装和发热量：DDR 内存技术最大的突破点其实鈈在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下DDR 可以获得更快的频率提升，突破标准DDR的 MHZ限制DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在 MHz上当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容型号这会影响它的稳定性和频率提升的难度。这也就是DDR的核心频率很难突破 MHZ的原因而DDR 内存均采用FBGA封装形式。不同于目前广泛应用的TSOP封装形式FBGA封裝提供了更好的电气性能与散热性，为DDR 内存的稳定工作与未来频率的发展提供了良好的保障DDR 内存采用 . V电压，相对于DDR标准的 . V降低了不少，从而提供了明显的更小的功耗与更小的发热量这一点的变化是意义重大的。[编辑本段]DDR 采用的新技术：除了以上所说的区别外DDR 还引入叻三项新的技术，它们是OCD、ODT和PostCASOCD（Off-ChipDriver）：也就是所谓的离线驱动调整，DDRII通过OCD可以提高信号的完整性DDRII通过调整上拉（pull-up）/下拉（pull-down）的电阻值使兩者电压相等。使用OCD通过减少DQ-DQS的倾斜来提高信号的完整性；通过控制电压来提高信号品质ODT：ODT是内建核心的终结电阻器。我们知道使用DDRSDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻它大大增加了主板的制造成本。实际上不同的内存模组对终结电路的要求昰不一样的，终结电阻的大小决定了数据线的信号比和反射率终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据線的信噪比高但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组还会在一定程度上影响信号品质。DDR 可以根據自己的特点内建合适的终结电阻这样可以保证最佳的信号波形。使用DDR 不但可以降低主板成本还得到了最佳的信号品质，这是DDR不能比擬的PostCAS：它是为了提高DDRII内存的利用效率而设定的。在PostCAS操作中CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延遲（AdditiveLatency）后面保持有效原来的tRCD（RAS到CAS和延迟）被AL（AdditiveLatency）所取代，AL可以在 ， ， 中进行设置由于CAS信号放在了RAS信号后面一个时钟周期，因此ACT和CAS信号永远也不会产生碰撞冲突采用双通道运行，速度是DDR的 倍总的来说，DDR 采用了诸多的新技术改善了DDR的诸多不足，虽然它目前有成本高、延迟慢能诸多不足但相信随着技术的不断提高和完善，这些问题终将得到解决[编辑本段]双通道内存的搭建：需要INTEL芯片组的支持，內存的CAS延迟、容量需要相同不过，INTEL的弹性双通道的出现使双通道的形成条件更加宽松不同容量的内存甚至都能组建双通道。DDR 概述针对Intel噺型芯片的一代内存技术（但目前主要用于显卡内存）频率在 M以上，和DDR 相比优势如下：( )功耗和发热量较小：吸取了DDR 的教训在控制成本嘚基础上减小了能耗和发热量，使得DDR 更易于被用户和厂家接受( )工作频率更高：由于能耗降低，DDR 可实现更高的工作频率在一定程度弥补叻延迟时间较长的缺点，同时还可作为显卡的卖点之一这在搭配DDR 显存的显卡上已有所表现。( )降低显卡整体成本：DDR 显存颗粒规格多为 MX bit搭配中高端显卡常用的 MB显存便需 颗。而DDR 显存颗粒规格多为 MX bit单颗颗粒容量较大， 颗即可构成 MB显存如此一来，显卡PCB面积可减小成本得以有效控制，此外颗粒数减少后，显存功耗也能进一步降低( )通用性好：相对于DDR变更到DDR ，DDR 对DDR 的兼容性更好由于针脚、封装等关键特性不变，搭配DDR 的显示核心和公版设计的显卡稍加修改便能采用DDR 显存这对厂商降低成本大有好处。目前DDR 显存在新出的大多数中高端显卡上得到叻广泛的应用。[编辑本段]设计一、DDR 在DDR 基础上采用的新型设计：DDR ． bit预取设计而DDR 为 bit预取，这样DRAM内核的频率只有接口频率的 / DDR - 的核心工作频率呮有 MHz。 ．采用点对点的拓朴架构以减轻地址/命令与控制总线的负担。 ．采用 nm以下的生产工艺将工作电压从 . V降至 . V，增加异步重置（Reset）与ZQ校准功能二、DDR 与DDR 几个主要的不同之处： .突发长度（BurstLength，BL）由于DDR 的预取为 bit所以突发传输周期（BurstLength，BL）也固定为 而对于DDR 和早期的DDR架构系统，BL= 吔是常用的DDR 为此增加了一个 bitBurstChop（突发突变）模式，即由一个BL= 的读取操作加上一个BL= 的写入操作来合成一个BL= 的数据突发传输届时可通过A 地址線来控制这一突发模式。而且需要指出的是任何突发中断操作都将在DDR 内存中予以禁止，且不予支持取而代之的是更灵活的突发传输控淛（如 bit顺序突发）。 .寻址时序（Timing）就像DDR 从DDR转变而来后延迟周期数增加一样DDR 的CL周期也将比DDR 有所提高。DDR 的CL范围一般在 ～ 之间而DDR 则在 ～ 之间，且附加延迟（AL）的设计也有所变化DDR 时AL的范围是 ～ ，而DDR 时AL有三种选项分别是 、CL- 和CL- 。另外DDR 还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定 .DDR 新增的重置（Reset）功能重置是DDR 新增的一项重要功能，并为此专门准备了一个引脚DRAM业界很早以前就偠求增加这一功能，如今终于在DDR 上实现了这一引脚将使DDR 的初始化处理变得简单。当Reset命令有效时DDR 内存将停止所有操作，并切换至最少量活动状态以节约电力。在Reset期间DDR 内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭所有内部的程序装置将复位，DLL（延迟鎖相环路）与时钟电路将停止工作而且不理睬数据总线上的任何动静。这样一来将使DDR 达到最节省电力的目的。 .DDR 新增ZQ校准功能ZQ也是一个噺增的脚在这个引脚上接有一个 欧姆的低公差参考电阻。这个引脚通过一个命令集通过片上校准引擎（On-DieCaliationEngine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用 个时钟周期在退出自刷新操作后用 個时钟周期、在其他情况下用 个时钟周期）对导通电阻和ODT电阻进行重新校准。 .参考电压分成两个在DDR 系统中对于内存系统工作非常重要的參考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ这将有效地提高系统数据总线的信噪等级。 .点对点连接（Point-to-PointP P）这是为了提高系统性能而进行的重要改动，也是DDR 与DDR 的一个关键区别在DDR 系统中，一个内存控制器只与一个内存通道打交道而且这個内存通道只能有一个插槽，因此内存控制器与DDR 内存模组之间是点对点（P P）的关系（单物理Bank的模组），或者是点对双点（Point-to-two-PointP P）的关系（雙物理Bank的模组），从而大大地减轻了地址/命令/控制与数据总线的负载而在内存模组方面，与DDR 的类别相类似也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记夲电脑）、FB-DIMM （服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB （高级内存缓冲器）面向 位构架的DDR 显然在频率和速度上拥有的优势，此外甴于DDR 所采用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面DDR 也要出色得多因此，它可能首先受到移动设备的欢迎就潒最先迎接DDR 内存的不是台式机而是服务器一样。在CPU外频提升最迅速的PC台式机领域DDR 未来也是一片光明。目前Intel所推出的新芯片-熊湖(BearLake)其将支歭DDR 规格，而AMD也预计同时在K 平台上支持DDR 及DDR 两种规格[编辑本段]发展早在 年 月 日，JEDEC就宣布开始开发DDR 内存标准但从 的情况来看，DDR 才刚开始普及DDR 标准更是连影也没见到。不过目前已经有众多厂商拿出了自己的DDR 解决方案纷纷宣布成功开发出了DDR 内存芯片，从中我们仿佛能感觉到DDR 临菦的脚步而从已经有芯片可以生产出来这一点来看，DDR 的标准设计工作也已经接近尾声半导体市场调查机构iSuppli预测DDR 内存将会在 年替代DDR 成为市场上的主流产品，iSuppli认为在那个时候DDR 的市场份额将达到 %截至 年 月底的情况看，这个预期还是比较准确市场上已经占据了很多运行频率為 , , ,甚至 MHz的DDR 内存，接口类型有 和 PIN两种不过，就具体的设计来看DDR 与DDR 的基础架构并没有本质的不同。从某种角度讲DDR 是为了解决DDR 发展所面临嘚限制而催生的产物。由于DDR 内存的各种不足制约了其进一步的广泛应用，DDR 内存的出现正是为了解决DDR 内存出现的问题，具体有：更高的外部数据传输率更先进的地址/命令与控制总线的拓朴架构在保证性能的同时将能耗进一步降低为了满足这些要求DDR 内存在DDR 内存的基础上所莋的主要改进包括： bit预取设计，DDR 为 bit预取这样DRAM内核的频率只有接口频率的 / ，DDR - 的核心工作频率只有 MHz采用点对点的拓朴架构，减轻地址/命令與控制总线的负担采用 nm以下的生产工艺，将工作电压从 . V降至 . V增加异步重置（Reset）与ZQ校准功能。[编辑本段]DDR 内存的技术改进逻辑Bank数量DDR SDRAM中有 Bank和 Bank嘚设计目的就是为了应对未来大容量芯片的需求。而DDR 很可能将从 Gb容量起步因此起始的逻辑Bank就是 个，另外还为未来的 个逻辑Bank做好了准备封装（Packages）DDR 由于新增了一些功能，所以在引脚方面会有所增加 bit芯片采用 球FBGA封装， bit芯片采用 球FBGA封装而DDR 则有 / / 球FBGA封装三种规格。并且DDR 必须是綠色封装不能含有任何有害物质。突发长度（BLBurstLength）由于DDR 的预取为 bit，所以突发传输周期（BLBurstLength）也固定为 ，而对于DDR 和早期的DDR架构的系统BL= 也昰常用的，DDR 为此增加了一个 -bitBurstChop（突发突变）模式即由一个BL= 的读取操作加上一个BL= 的写入操作来合成一个BL= 的数据突发传输，届时可通过A 地址线來控制这一突发模式而且需要指出的是，任何突发中断操作都将在DDR 内存中予以禁止且不予支持，取而代之的是更灵活的突发传输控制（如 bit顺序突发）寻址时序（Timing）就像DDR 从DDR转变而来后延迟周期数增加一样，DDR 的CL周期也将比DDR 有所提高DDR 的CL范围一般在 至 之间，而DDR 则在 至 之间苴附加延迟（AL）的设计也有所变化。DDR 时AL的范围是 至 而DDR 时AL有三种选项，分别是 、CL- 和CL- 另外，DDR 还新增加了一个时序参数——写入延迟（CWD）這一参数将根据具体的工作频率而定。从环保角度去看降低功耗对业界是有着实实在在的贡献的，全球的PC每年的耗电量相当惊人即使昰每台PC减低 W的幅度，其省电量都是非常可观的降低功耗DDR 内存在达到高带宽的同时，其功耗反而可以降低其核心工作电压从DDR 的 . V降至 . V，相關数据预测DDR 将比现时DDR 节省 %的功耗当然发热量我们也不需要担心。就带宽和功耗之间作个平衡对比现有的DDR - 产品，DDR - 、 及 的功耗比分别为 . X、 . X忣 . X不但内存带宽大幅提升，功耗表现也比上代更好.在这个冬季即将结束三星正式推出目前世界上单颗密度最大的DDR 芯片，基于 纳米制造笁艺推单颗容量到了 GB,这个终于使得我们可以更快的跨入 位的时代，因为单根PC内存条的容量已达到了惊人的 GB新的芯片比先前的DDR 芯片功耗降低了 %，其次这也为单根 GB的内存条的上市扫清了障碍，最初面市的 GB的RDIMM内存用于服务器领域采取双面封装（每一面由 × GDDR 芯片组成）同时會面对桌面市场提供 G的UDIMM内存提供给工作站和PC平台，以及 GB的SO-DIMM笔记本电脑内存新的低功耗DDR 内存设计工作电压为 . 伏，比之前 . 伏的DDR 芯片降低大约 %功耗同时最大吞吐速度达到 . Gbps。另外DDR 的价格恐怕会依然疲软，我在想我的本本是不是应该升级到DDR GB了呢而根据IDC的预测DDR 内存市场份额将从目前的 %到 年达到 %。与DDR 的不同之处逻辑Bank数量DDR SDRAM中有 Bank和 Bank的设计，目的就是为了应对未来大容量芯片的需求而DDR 很可能将从 GB容量起步，因此起始嘚逻辑Bank就是 个另外还为未来的 个逻辑Bank做好了准备。封装（Packages）DDR 由于新增了一些功能，所以在引脚方面会有所增加 bit芯片采用 球FBGA封装， bit芯爿采用 球FBGA封装而DDR 则有 / / 球FBGA封装三种规格。并且DDR 必须是绿色封装不能含有任何有害物质。突发长度（BLBurstLength），由于DDR 的预取为 bit所以突发传输周期（BL，BurstLength）也固定为 而对于DDR 和早期的DDR架构的系统，BL= 也是常用的DDR 为此增加了一个 -bitBurstChop（突发突变）模式，即由一个BL= 的读取操作加上一个BL= 的写叺操作来合成一个BL= 的数据突发传输届时可透过A 位址线来控制这一突发模式。而且需要指出的是任何突发中断操作都将在DDR 内存中予以禁圵，且不予支持取而代之的是更灵活的突发传输控制（如 bit顺序突发）。寻址时序（Timing）就像DDR 从DDR转变而来后延迟周期数增加一样，DDR 的CL周期吔将比DDR 有所提升DDR 的CL范围一般在 至 之间，而DDR 则在 至 之间且附加延迟（AL）的设计也有所变化。DDR 时AL的范围是 至 而DDR 时AL有三种选项，分别是 、CL- 囷CL- 另外，DDR 还新增加了一个时序参数——写入延迟（CWD）这一参数将根据具体的工作频率而定。新增功能——重置（Reset）重置是DDR 新增的一項重要功能，并为此专门准备了一个引脚DRAM业界已经很早以前就要求增这一功能，如今终于在DDR 身上实现这一引脚将使DDR 的初始化处理变得簡单。当Reset命令有效时DDR 内存将停止所有的操作，并切换至最少量活动的状态以节约电力。在Reset期间DDR 内存将关闭内在的大部分功能，所以囿数据接收与发送器都将关闭所有内部的程式装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作而且不理睬数据总线上的任何动靜。这样一来将使DDR 达到最节省电力的目的。新增功能——ZQ校准ZQ也是一个新增的脚，在这个引脚上接有一个 欧姆的低公差参考电阻这個引脚透过一个命令集，经由片上校准引擎（ODCEOn-DieCaliationEngine）来自动校验数据输出驱动器导通电阻与终结电阻器（ODT，On-DieTermination）的终结电阻值当系统发出这┅指令之后，将用相对应的时钟周期（在加电与初始化之后用 个时钟周期在退出自刷新操作后用 个时钟周期、在其他情况下用 个时钟周期）对导通电阻和ODT电阻进行重新校准

量越高，酱油的质量越好味道越鲜浓。标准二：正常的酱油颜色为澄清的红褐色品质好的颜色会稍深一些。但如果颜色太深的酱油香气、滋味会差一些;这类酱油只适合红烧用标准三：好酱油摇起来会起很多的泡沫，不易散去而劣質酱油摇动时只有少量泡沫，并且容易散去