如何做好PCB层设计怎样才能学好设计让PCB的EMC效果最优

来源：蜘蛛抓取(WebSpider) 时间：2018-04-30 16:35 标签： 设计才能

　一、EMC/EMI仿真分析的对象
　　在PCB设计中，EMC/EMI主要分析布线网络本身的信号完整性，实际布线网络可能产生的电磁辐射和电磁干扰以及电路板本身抵抗外部电磁干扰的能力，并且依据设计者的要求提出布局和布线时抑制电磁辐射和干扰的规则，作为整个PCB设计过程的指导原则。具体来说，信号完整性分析包括同一布线网络上同一信号的反射分析，阻抗匹配分析，信号过冲分析，信号时序分析，信号强调分析等；对于邻近布线网络上不同信号之间的串扰分析。在信号完整性分析时还必须考虑布线网络的几何拓扑结构，PCB绝缘层的电介质特性以及每一布线层的电气特性。电磁辐射分析主要考虑PCB板与外部的接口处的电磁辐射，PCB板中电源层的电磁辐射以及大功率布线网络动态工作时对外的辐射问题。如果电路设计中采用了捆绑于大功率IC上的散热器（例如奔腾处理器外贴的金属散热器），那么这样的散热器在电路动态工作中如同天线一样不停地向外辐射电磁波，因此必须列为EMC分析的重点。现在已经有了抑制电子设备和仪表的EMI的国际标准，统称为电磁兼容（EMC）标准，它们可以作为普通设计者布线和布局时抑制电磁辐射和干扰的准则，对于军用电子产品设计者来说，标准会更严格，要求更苛刻。对于高速数字电路设计，尤其是总线上数字信号速率高于50MHz时，以往采用集总参数的数学模型来分析EMC/EMI特性显得无能为力，设计者们更趋向于采用分布参数的数学模型做布线网络的传输线分析（TALC）。对于多块PCB板通过总线连接而成的电子系统。还必须分析不同PCB板之间的电磁兼容性能。
　　二、EMC/EMI模拟仿真与PCB设计相结合
　　以往的电子电路设计，工程师们多是凭借多年的开发经验在PCB制成后，在硬件调试或电子设备的整机调试过程中解决EMC的问题，这显然是一种定性不定量的、不可靠、不精确的方法。进入90年代以来，电子产品向着低功耗、低电磁辐射，小型化和轻型化的方向发展，而且要求能在复杂恶劣的环境中工作，为了尽量缩短产品的开发周期，工程师们不得不另辟新径。更理想的PCB设计流程如图1所示，在PCB设计的布局和布线阶段加入EMC/EMI的准则。例如为了减少并行信号走线间的相互串扰，可以为为规定线线之间的距离不能小于一定的值。为了减少信号的反射，使输入输出阻抗匹配，避免出现振铃现象，可以规定布线网络的几何拓扑结构，走线的长度，甚至于在信号的驱动端事输出端端接阻容器件（常用的方法有串接电阻，并接上拉、下拉或上下接电阻，也可采用箝位二极管等方法）。在PCB布局布线结束后，在制作实际电路板之前对电路设计进行EMC/EMI的分析和模拟仿真。同时依据实际电路的动态工作频率分析信号的强度、时延等特性。如果设计的PCB中含有与外部的接口，IC上外加了散热器或电路本身功耗大时，必须进一步进行电磁辐射的模拟仿真分析。对于高速电路有必要进行布线网络的TALC传输线分布参数分析。新加入的这些设计阶段的步骤，实际上是把以前硬件调试的一些工作提前到计算机的设计平台上来完成，其优越性是显而易见的。因为有IBIS和SPICE等数据库的支持，以往EMC/EMI不定量的捉摸不定的分析变为精确的与实测差别细微的计算结果，设计者根据模拟仿真的结果可以避免产品电磁兼容性差的弊病。
　　EDA开发厂商也渐渐注意到用户在EMC/EMI模拟仿真领域的需求，德国的INCASES公司为设计者提供了EMC/EMI模拟仿真分析的软件包EMC-WORKBENCH，成为该行业的领袖并多次主持了IEEE在EMC/EMI方面的研讨会。EMC-WORKBENCH能够满足电路设计者在电磁兼容方面的迫切需求，改进了PCB设计的流程，简化后期硬件调试中许多繁杂的工作。
　　IC内部布局和布线时必须充分考虑EMC的问题；众多的EPLD和FPGA软件在生成最终熔丝图之前也要分析EMC的问题；对于构成电子系统的PCB必须分析电磁兼容和电磁干扰特性，这样的设计原则正在越来越多的电路设计者中达成共识。由于有了EMC/EMI的模拟仿真使PCB的设计进入了新的时代，电子工程师们利用它可以在短期内设计出高质量高可靠性的产品。EMC/EMI模拟仿真分析的实施，必将给电路设计者和PCB制造业带来无限商机。
　　三、EMC/EMI元件库的支持
　　如今一块电路板可能包括上百种来自于不同厂家、功能各异的电子元器件，设计者要进行EMC/EMI分析就必须了解这些元器件的电气特性，之后才能具体模拟仿真。这在以往看来是一项艰巨的工作，现在由于有了IBIS和SPICE等数据库的支持，使得EMC分析的问题迎刃而解。鉴于SPICE3，HSPICE，PSPICE这些数据模型已为广大的电路设计者所熟知，在此着重介绍IBIS。IBIS（I/O Buffer Interface Specification)，即ANSI/EIA-656，是一种通过测量或电路仿真得到，基于V/I曲线的I/O缓冲器的快速而精确描述电气性能的模型。1990年由INTEL牵头、联合数家着名的半导体厂商共同制定了IBIS V1.0的行业标准，经过不断的完善和发展，于1997年更新为IBIS V3.0。现在此标准已被NS、Motorola、TI、IDT、Xilinx、Siemens、Cypress、VLSI等数百家半导体厂商支持，同时Cadence、Mentor、Incases、Zuken-Redac等RDA公司在各自的软件中也添加了有关IBIS的功能模块。IBIS文件是一种文本文件，是通过标准软件格式生成的"行为"信息的描述，以说明IC的模拟电气特性。多数IBIS模块来源于SPICF模型，也可用实际测量得到的V/I曲线描述模型。IC的SPICE模型是各半民体厂商立足的商业秘密，受到知识产权的保护，而IBIS模型是对用户完全开放的数据，所以设计者可以免费得到这些数据。大多数半导体厂商在自己的网站上或产品CD-ROM中发布相关IC的IBIS数据。由于EDA厂家和电子元器件厂商联合支持IBIS和SPIICE等数据模型，设计者可以安心地将它们用于电路的模拟仿真或用于EDA工具中，轻松地进行EMC/EMI分析。

一、电源平面和地平面要满足20H规则

二、当电源层、底层数及信号的走线层数确定后，为使PCB具有良好的性能它们之间的相对排布位置基本要求如下：

元器件层下面（第二层）为地平面，提供器件屏蔽层及为顶层布线提供参考平面。

所有信号层尽可能与地平面相邻

尽量避免两信号层走线相邻。如果无法避免，应加大相邻信号层的走线间距，是两层信号线走线在上下位置呈垂直走线状态

主电源尽可能与其对应地相邻，并尽可能减小电源和地平面之间的距离，以小于5mil为优，最好不要超过10mil

兼顾层压结构的对称叠层还要兼顾PCB制造工艺和控制PCB的翘曲度。通常民用产品采用IPC_II标准，要求PCB的翘曲度要小于0.75%。

三、常见的PCB叠层结构

1、四层板的叠层结构：

TOP、GND02、PWR03、BOTTOM；（TOP层下面有完整的地平面为最优布线层，关键信号应该优先布置在该层。电源平面和地平面的距离不宜过厚最好不超过5mil）

GND01、S02、S03、GND04/PWR04（为达到一定的屏蔽效果，有时采用此方案）

TOP、GND02、S03、PWR04、GND05、BOTTOM(此方案是业界主推的6层PCB的叠层设计方案，有3个布线层，一个电源平面，2个地平面。第4、5层之间的厚度要尽可能小弟3层是最佳布线层，告诉信号和高风险信号优先布置在该层)

TOP、GND02、S03、S04、PWR05、BOTTOM (当需要的布线层数多，对成本要求苛刻时可以采用此方案。该方案中S03是最优布线层)

TOP、S02、GND03、PWR04、S05、BOTTOM(第3、4层之间芯板的厚度尽量小使电源阻抗较低，第1、2层要交叉走线，第5、6层要交叉走线靠近地平面的S02是最优布线层)

TOP、GND02、S03、PWR1_04、GND05、S06、PWR2_07、BOTTOM(此方案试用于电源种类多，采用一个电源平面无法满足PCB供电需求的情况、PCB电源有交叉的情况；第3层和第6层是最佳布线层)

TOP、GND1_02、S03、S04、PWR05、GND2_07、BOTTOM(此叠层结构电源平面和地平面的去耦效果很差，一般应用在布线层数要求较多且成本控制严格的设计中，如消费类平板；第2层和第6层是较好布线层，一般在平板类设计时，DDR及其他高速类的信号根据信号性质分类后布置在TOP层、第3层、第6层、第8层；叠层设计时应加大第3、4层的距离并交叉走线)

TOP、GND1_02、S03、GND2_04、PWR1_05、PWR2_06、GND3_07、S08、GND4_09、BOTTOM(在成本要求不高，EMC要求指标高且必须双电源平面供电要求情况下建议采用此方案；3、8层是最优布线层，可以适当加大5、6层两个电源平面的距离)

原文标题：PCB的EMC设计之PCB叠层结构

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