低功耗标准单元电路设计
随着集成电路技术的迅猛发展,特征尺寸不断缩小,电路集成度和工作频率的不断提高,功耗已成为继速度和面积之后,集成电路设计面临的最主要挑战。数字电路从逻辑设计方法上,可以分为基于“与、或、非”的传统布尔(Traditional Boolean,TB)逻辑和基于“与/异或、或/同或”的Reed-Muller(RM)逻辑。由于TB逻辑比较成熟,因此目前几乎所有的设计都是基于TB逻辑实现,相应的EDA工具也都是基于TB逻辑,可以认为集成电路设计所面临的挑战在一定程度上是逻辑设计方法本身造成的。研究表明,RM逻辑在面积、速度和功耗上存在一定的优势。虽然近些年有关于RM逻辑的研究,但是仍然没有相关的标准单元电路设计,特别是基于RM逻辑的低功耗标准单元电路设计。本文主要针对基于RM逻辑的低功耗标准单元电路进行研究,论文主要分为以下几个部分:1.对现有的各种与(AND)门、异或(XOR)门和或(OR)门、同或(XNOR)门的设计方法进行了分析说明&
(本文共73页)
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半导体生产工艺的不断进步，使得最小工艺尺寸越来越小，进而引起漏功耗不断增大。自0.13μm工艺开始，漏功耗在电路总功耗中所占的比例已不能忽视。目前针对减小电路中的漏功耗，已提出了多种漏功耗减小技术，如沟道长度偏置技术、双阈值技术等，但这些技术都还较少应用于标准单元库的设计中。此外，和传统布尔逻辑电路相比，有50%左右的电路若使用Reed-Muller(RM)逻辑来实现可获的面积、功耗上的显著改进。因此将漏功耗减小技术与RM逻辑电路应用到标准单元库的优化设计中，将是一项极有意义、有价值的研究工作。鉴此，本文以中芯国际0.13μm标准单元库为研究对象，在综合分析了当前国内外研究现状的情况下，主要运用Cadence和Synopsys公司的软件，通过对各种单元电路的漏功耗仿真测试、研究漏功耗减小技术在标准单元中的设计方法；通过对多种不同结构的异或/同或门的分析研究，提出了一种低功耗异或/同或门电路，并设计了多种RM逻辑复合门电路，最后，...&
(本文共87页)
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随着集成电路的迅速发展,CMOS超大规模集成电路(VLSI)设计工艺已进入纳米尺度,纳米MOS器件阈值电压的缩小使得芯片的漏电流呈指数形式增加,从而造成芯片漏功耗的迅速增大,漏功耗已成为芯片总功耗中不可忽略的组成部分。标准单元在数字ASIC集成电路设计中的作用非常重要,减小标准单元的功耗将会使ASIC芯片的总功耗降低。在纳米工艺下,降低标准单元的漏功耗将直接影响ASIC芯片漏功耗水平。因此研究低漏功耗标准单元对低漏功耗ASIC芯片的设计有着非常重要的意义。本文介绍了CMOS电路的漏功耗降低技术和标准单元建库技术的相关知识背景。在NCSU 45nm工艺下,开展标准单元低漏功耗技术的研究,构建了一个低漏功耗标准单元包,为基于标准单元的低漏功耗ASIC设计提供了基础。本课题的研究分为以下几个部分:1、研究纳米工艺下漏功耗减小技术,并应用于标准单元设计中。采用沟长调制技术对NCSU 45nm工艺的标准单元进行分析,并对标准单元的晶体管尺...&
(本文共83页)
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随着集成电路的高速发展,人类社会正进入一个全新的信息时代。一方面,随着集成电路工艺尺寸的不断缩小、晶体管集成数目和电路时钟频率的不断增加,集成电路芯片的功耗问题日益突出。另一方面,安全芯片在集成电路产业高速发展的带动下进入到各行各业。相对于传统密码分析,功耗旁路分析可以利用密码安全芯片运行时泄露的功耗信息,结合密码算法设计细节进行密钥分析。因此,功耗无论是作为同步数字电路系统的性能衡量指标,还是作为针对密码安全芯片功耗攻击所需的旁路泄露信息,都有着极其重要的作用。所以,研究功耗控制技术对适用于不同领域的芯片设计有着重要的作用。此外,在同步数字VLSI系统中,时钟系统主要由时钟分配网络和时序元件组成,其约占系统总功耗的30%-60%,而时序元件又包含触发器和锁存器,其功耗约占时钟系统总功耗9 0%。因此,触发器的功耗在系统总功耗中占有很大比重。此外,触发器作为密码运算电路的基本组成单元,是功耗泄露信息的一个重要来源。所以,研究触发...&
(本文共146页)
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超大规模集成电路设计在过去的20年历经多次变革,如今,新的挑战—低功耗离我们渐行渐近。世界上最先进半导体厂商已将45nm产品达到量产规模,特征尺寸的缩小对设计工程师而言,芯片面积更小,频率更高,但随之而来的却是功耗的牺牲。最明显的就是漏电功耗的惊人增大。180nm或之前的工艺,漏电功耗在整个功耗中所占的比例极其微小,但不幸的是在130nm之后随着阈值电压的减小,漏电功耗指数级地上升。65nm工艺,漏电功耗甚至和动态功耗比肩。以往单纯追求高速的设计理念将不合时宜,低功耗将是今后IC设计的主流。本文旨在研究支持低功耗技术的标准单元库。首先,回顾了电路功耗的基本概念,构成,分类以及降低功耗的主体思想。并且介绍了主流低功耗技术。在低功耗技术中,标准单元库至关重要,在提出了本文论题“如何设计支持功耗技术的标准单元库”的问题后,引入了构成低功耗标准单元库的主要单元电路(Power Gating/Isolation/Level Shift/R...&
(本文共52页)
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随着工艺的进步，集成电路最小特征尺寸的缩小以及集成度的不断提高，漏功耗已经成为集成电路设计领域最严峻的挑战。当工艺尺寸进入深亚微米级以后，漏功耗所占比例将随着尺寸的不断缩小而逐步变大，漏功耗从130nm工艺开始变得日益显著。在纳米级，漏功耗甚至占到总功耗的50%以上。漏功耗已经成为可以和动态功耗抗衡的功耗来源。在低功耗设计中，低漏功耗的设计已经成为不可忽视的一个方面。标准单元的设计方法是当今数字集成电路设计的基础，标准单元的质量和性能在集成电路设计有举足轻重的作用。标准单元库为数字IC流程的各个阶段提供支撑。标准单元的好坏关系到整个芯片的设计质量，因而在数字芯片设计中占有十分重要的地位。标准单元是ASIC芯片设计的基础，低漏功耗ASIC芯片的设计与实现依赖于低漏功耗的标准单元。如何进一步降低标准单元的漏功耗，探索低漏功耗标准单元的创新设计具有重要的学术意义和实用价值。本文首先介绍了CMOS低漏功耗标准单元包的建库技术和流程，讨论...&
(本文共95页)
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西南交通大学
硕士学位论文
基于BUCK型DC-DC转换器的高性能误差放大器设计
姓名：郭秀宏
申请学位级别：硕士
专业：通信与信息系统
指导教师：冯全源
西南交通大学硕士研究生学位论文
开关电源因其具有稳压输入范围宽、效率高、功耗低、体积小、重量轻等
显著特点而得到了越来越广泛的应用，从家用电器设备到通信设施、数据处理
设备、交通设施、仪器仪表以及工业设备等都有较多应用，尤其是作为便携式
产品的电池提供高性能电源输出，比其他结构具有不可超越的优势。开关电源
的稳定性直接影响着电子产品的工作性能。误差放大器是直流开关电源系统中
电压控制环路的核心部分，其性能优劣直接影响着整个直流开关电源系统的稳
定性，因而分析系统对误差放大器的性能需求并在此基础上设计出满足系统需
求的高性能误差放大器是本论文的主要研究目标。
本文误差放大器的设计基于一款Buck型DC．DC转换器芯片的设计需求，
从系统稳定性、负载调整率及响应速度要求的角度出发，首先对该款Buck型
DC．DC转换器的系统电压控制环路进行小信号建模并分析系统控制环路零极
点分布，确定环路补偿策略，进而在系统级对误差放大器的主要性能参数进行
设计并通过HSPICE仿真软件验证了其正确性。其次基于系统级对误差放大器的
性能参数设计，提出了一种满足该系统需求的误差放大器晶体管级结构，其核
心电路采用BJT组成的两级跨导运算放大器(OTA)结构，在放大器差分级的有源
负载中加入了等值匹配电阻，使得差分级小信号直流增益和跨导可调，从而简
化了电路设计使得误差放大器的小信号直流增益和跨导较易被调节到满足系统
需求的值。另外在误差放大器的OTA结构中加入了动态跨导调整电路，加快了
系统的大信号动态响应速度。最后根据系统对误差放大器性能需求的分析，对
误差放大器进行优化，在核心电路中加入了实现系统软启动和输出滤波电感充
电限流机制的电路。
本文晶体管级电路的实现均基于UMC
件进行验证，在仿真中还考虑了工艺模型的影响，使得仿真结果更加接近实际。
仿真结果毒明所设计的误差放大器满足系统稳定性、负载调整率和响应速度的
设计需求，很好的实现了系统软启动和输出滤波电感充电限流功能，且具有良
好的电源噪声和共模噪声抑制能力，容差性能良好。
关键词：降压型直流开关转换器，误差放大器，软启动，电感充电限流
两南交通大学硕士研究生学位论文
Duetotheirmeritsofwide
insizeand in
inputrange，highefficiency，small
moreandmore
ect．，switchingpowersuppliesgaining
application
fromdomestic
world，ranging
equipments
communicationanddata
handlingsys
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&HSPICE能仿真出功耗和面积开销吗？
HSPICE能仿真出功耗和面积开销吗？
作者 一路向前126
HSPICE能仿真出功耗和面积开销吗？本人是研究集成电路系统设计方面的研究生，由于本人在设计出一个电路系统后想统计出它的面积开销和功耗开销，请问有哪位大神能指导下我？或者能否给我发一份关于HSPICE软件使用比较全面齐全的电子版指导教程？再此小弟感激不尽！！！
功耗可以仿真，面积是你自己根据管子尺寸算出来的，跟仿真无关。
另外HSPICE有UG
看Hspice手册最靠谱
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与700万科研达人随时交流纳米工艺下集成电路的容软错误技术研究--《合肥工业大学》2015年硕士论文
纳米工艺下集成电路的容软错误技术研究
【摘要】：随着半导体制造工艺的不断进步,集成电路在不断提升性能和降低功耗的同时,其可靠性也面临了严重威胁。工艺节点的持续下降,使集成电路对环境愈发敏感,由高能粒子引起的软错误不断增加。软错误严重威胁了电路的正常工作,降低了系统的可靠性。本论文以提高集成电路可靠性为出发点,针对集成电路中出现的软错误,对电路级容错技术进行了深入研究,主要工作如下：首先,介绍了影响集成电路可靠性的相关因素,指出以单粒子翻转和单粒子瞬态为代表的单粒子事件是导致集成电路出现软错误的主要原因。阐述了集成电路软错误的相关概念并研究软错误的产生机理,在此基础上对软错误的产生机理、传播特性和防护方法进行了详细分析。其次,在了解常用的容错技术之后,针对现有的多种经典容错技术手段进行了深入的研究,重点阐述了组合逻辑单元和时序逻辑单元常用的容忍软错误加固技术,并分析了各种方法的优缺点。通过对比每种策略的优点与不足,本文提出CFL-SET和SINV两种对单粒子翻转免疫的低开销加固锁存器。两种锁存器利用具有过滤功能的C单元来屏蔽出现在锁存器内部节点的软错误。CFL-SET锁存器利用具有过滤功能的C单元构建反馈回路,并在锁存器末端使用钟控C单元来阻塞传播至输出端的软错误。HSPICE仿真结果显示,在与TMR锁存器同等可靠性的情况下,CFL-SET锁存器面积下降50%,延迟下降92%,功耗下降67%,功耗延迟积下降97%。SINV锁存器采用4个输入分离的反相器构成一个双模互锁结构,并在输出端增加钟控C单元以屏蔽输出端的瞬态故障。HSPICE仿真结果显示,SINV锁存器和参与对比的现有主流加固结构相比,延迟平均下降61%,功耗平均下降11%,功耗延迟积(PDP)平均下降59%,面积开销平均增加40%。最后,针对本文提出的两种加固锁存器结构,使用HSPICE进行了详尽的故障注入实验验证了其可靠性,并使用PDP指标对本文提出的两种加固结构以及现有加固结构的容错能力和性能进行了评估和比较。实验证明,本文提出的两种加固锁存器不仅能有效提高电路的可靠性并且具有较小的功耗、面积开销,具有高度可靠性。本课题提出的两种高可靠加固锁存器,丰富了集成电路的容错技术,为集成电路的容软错误提供了实际方案,具有重要意义。
【学位授予单位】：合肥工业大学【学位级别】：硕士【学位授予年份】：2015【分类号】：TN405
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