1. always@（敏感信号）和 always@（时钟信号发生器边沿）区别？

来源：蜘蛛抓取(WebSpider) 时间：2018-06-04 14:34 标签： 时钟信号的作用
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第4节-verilog 基础三
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* * Function(续) 函数调用 Func_id(expr1,expr2,…,exprN) 参数必须是寄存器型 顺序一致 函数调用是表达式的一部分。 e.g. ...
reg [0:1] a,b; reg [0:2] sum_
sum_ab = sum(a,b);
关键的系统任务和系统函数 显示任务（display task） 文件输入/输出任务（file I/O task） 时间标度任务（timescale task） 模拟控制任务（simulation control task） 时序验证任务（timing check task） 实数变化函数（conversion functions for real） 概率分布函数（probabilistic distribution function）
* * 1.显示任务：
$write 和c中的printf一样。 * * 2 探测任务 $strobe 与$display的区别 * * E.g. `timescale 1ns/100ps module test2; reg [0:1] initial
$strobe(&%d&,a);
a = 2'b11;
a = 2'b10;
$strobe(&%d&,a);
a = 2'b11;
a = 2'b01; end endmodule What display: * * 3 系统监控任务
$monitor(p1,p2,pn)
e.g.1 initial
a = 5'd10;
$display (“ %d&,a);
$monitor($time,“
end What will display? * * 4 仿真控制任务 $ 退出仿真器
$ 暂停当前的仿真 * * 5随机函数
$random $random % {$random }%
* * 6 初始化memory $readmemb,$readmemh e.g1 reg
[0:15] ram1 [0:1024]; initial
$readmemh(“mem.dat”,ram1);
* * 7 系统时间 $time 西北工业大学 计算机学院 huangxp_ 西北工业大学 计算机学院 Huangxp_ * * Verilog 语言基础三 * * 1 行为建模 initial always task function * * initial语句 语法 initial
begin end initial 中的变量是reg型 initial 语句执行一次 所有的initial 在0时刻并行执行 不可综合，用于构造测试激励 激励中可有多个initial
* * E.g：复位信号建模 … reg rst_n; initial begin
rst_n = 1’b1;
rst_n = 1’b0;
=1’b1; end
always @ (敏感信号表)
end 变量是reg型 重复执行 敏感信号表完整 逻辑电路中的输入信号 敏感信号完整，多个之间使用or 连接
组合逻辑：所有右边表达式中的变量以及if或者case的条件 时序逻辑：时钟的边沿与复位信号的边沿的组合 多个always语句并行执行，与编写顺序无关 一个变量只能在一个always中赋值 建模组合逻辑时使用阻塞赋值 建模时序逻辑时使用非阻塞赋值
always 语句 * * Eg1
always @（a or b or d or e）
end always建模组合逻辑 * * always建模组合逻辑(续) No complete sensitive list E.g.2
always @（a or b or d ）
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verilog 里面，always和always@(*)有区别吗？
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