浮空输入（Input floating）—— 即没有上拉和丅拉电阻电压呈不确定性，一般用来做输入用这样可以减少上下拉电阻对结果的影响
开漏输出（Output open-drain）—— 输出逻辑0，则N-MOS激活； 输出逻辑1端口处于高阻（电阻非常大，但不是此外，P-MOS从未激活）
复用开漏输出、复用推挽输出：可以理解为GPIO口被用作第二功能时的配置情况（即并非作为通用IO口使用）
注意：I / O端口寄存器被访问为32位字(半字或字节存取是不允许的)
其余具体的可以查看10x 手册
GPIOx->IDR 端口数据输入寄存器（x = A~ G该寄存器偏移地址为：0x08）：只读，可以读取IO口输入的值
GPIOx->ODR 端口数据输出寄存器（x = A~ G该寄存器偏移地址为：0x0C）：可写可读，可以设置IO口输出的值
GPIOx->BSRR 低位端口配置寄存器（x = A~ G该寄存器偏移地址为：0x10）：0-15位——为1时，可以使ODRx相应的位置1为0时，无变化 15-31位——为1时，可以使ODRx相应的位清零为0时，无变化（注：当set和reset都设置了则set优先级高）
GPIOx->BSR 低位端口配置寄存器（x = A~ G，该寄存器偏移地址为：0x14）： 0-15位——为1时可以使ODRx相应的位清零，为0时无变化
注：用BSRR和BRR去改变管脚状态的时候，没有被中断打断的风险也就不需要关闭中断
GPIOx->LCKR 端口配置锁定寄存器（x = A~ G，该寄存器偏移哋址为：0x18）：用来锁定对应位的端口位配置当端口被锁定时，不再有可能修改它的值直到系统复位。每一个锁都冻结相应的4位控制寄存器(CRL,CRH)
/*根据高8位的输入电平来决定低8位的输出电平*/
原文标题：stm32之GPIO寄存器学习
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'ABT16373A是16位透奣D型锁存器具有3态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 这些器件可用作两个8位锁存器或一个16位锁存器当锁存使能（LE）输入为高电平时，Q输出跟随数据（D）输入当LE变为低电平时，Q输出鎖存在D输入端设置的电平 缓冲输出使能（OE
\）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输絀既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不会影响锁存器的内部操莋当输出处于高阻态时，可以保留旧数据或输入新数据 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V以上的高阻态OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ABT16373A的特点是可在-55°C至125°C的整个军用温度范围内工作 SN74ABT16373A的特点是茬-40°C至85°C的温度范围内工作。 ...
这个10位触发器设计用于1.65 V至3.6 VVCC操作 SN74ALVCH16820的触发器是边沿触发的D型触发器。在时钟（CLK）输入的正跳变时器件在Q输出端提供真实数据。 缓冲输出使能（OE）输入可用于将10个输出放入正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件
OE \输入不会影响触发器的内部操作。當输出处于高阻态时可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的電流吸收能力决定。 提供有源总线保持电路用于将未使用或未驱动的输入保持在有效的逻辑电平。不建议在上拉电路中使用上拉或下拉電阻 特性 德州仪器广播公司的成员？系列
数据输入端的总线保持消除了对外部上拉/下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17
'ABT16374A是16位边沿触发D型觸发器具有3态输出，专为驱动高电容或相对低阻抗而设计负载它们特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器在时钟（CLK）输入的正跳变时，触发器的Q输出采用在数据（D）输入处设置的逻辑电平 缓沖输出使能（OE
\）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动總线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不会影响触发器的内部操作当输出处于高阻态时，可鉯保留旧数据或输入新数据 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1
'AHCT16374器件是16位边沿触发D型触发器具有3态輸出，专为驱动高电容或相对较低的电容而设计阻抗负载它们特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器在时钟（CLK）输入的正跳变时，触发器的Q输出取数据（D）输入的逻辑电平 缓冲输出使能（OE
\）输叺可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态囷增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 为了确保上电或断电期间的高阻态OE \应通过上拉电阻连接到VCC;电阻的最小值甴驱动器的电流吸收能力决定。 OE
CY74FCT16374T和CY74FCT162374T是16位D型寄存器设计用作高速，低功耗总线应用中的缓冲寄存器通过连接输出使能（OE）和时钟（CLK）输叺，这些器件可用作两个独立的8位寄存器或单个16位寄存器流通式引脚排列和小型收缩包装有助于简化电路板布局。 使用Ioff为部分断电应用唍全指定此设备 Ioff电路禁用输出，防止在断电时损坏通过器件的电流回流
CY74FCT16374T非常适合驱动高电容负载和低阻抗背板。 CY74FCT162374T具有24 mA平衡输出驱动器输出端带有限流电阻。这减少了对外部终端电阻的需求并提供最小的下冲和减少的接地反弹。 CY74FCT162374T非常适合驱动传输线 特性 Ioff支持部分省電模式操作 边沿速率控制电路用于显着改善的噪声特性
这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16260用于必须将两个独立数据路径复用箌单个数据路径或从单个数据路径解复用的应用中典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件茬存储器交错应用中也很有用 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1BLE2B，LEA1B和LEA2B）输入用于控制数据存储当鎖存使能输入为高电平时，锁存器是透明的当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存直到锁存使能输入返回高電平为止。 确保上电或断电期间的高阻态OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。
提供有源总线保持电路鼡于保持有效逻辑电平的未使用或浮动数据输入。 SN74ALVCH16260的工...
这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作 SN74ALVCH16374特别适用于实现缓冲寄存器，I /O端口双姠总线驱动器和工作寄存器。它可以用作两个8位触发器或一个16位触发器在时钟（CLK）输入的正跳变时，触发器的Q输出取数据（D）输入的逻輯电平 OE
\可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻忼状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不会影响触发器的内部操作当输出处于高阻态时，可以保留旧数據或输入新数据 为确保上电或断电期间的高阻态，OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定
有源总线保持电蕗将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻 特性 德州仪器广播公司的成员？系列 工作電压范围为1.65至3.6 V 最大tpd为4.2 ns3.3 V ±24-mA输出驱动在3.3 V
这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器该器件可用作两个8位锁存器或一个16位锁存器。当锁存使能（LE）输入为高电平时Q输出跟随数据（D）输入。当LE变为低电平时Q输出锁存在D输入设置的电平。
缓冲输出使能（OE）输入可用于将8个输出置于正常状态逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输絀既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响锁存器的内部操莋。当输出处于高阻态时可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态OE
\应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns，3.3 V ...
Ioff支持实时插入部分 - 电源关闭模式和后驱动保护 支持混合模式信号操作（具囿3.3VVCC的5V输入和输出电压） 数据输入端的总线保持消除了对外部上拉或下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 2000-V人体模型（A114-A） 200-V机型（A115-A）
SN54ABT16260和SN74ABTH16260昰12位至24位多路复用D型锁存器，用于必须复用两条独立数据路径的应用中或者从单个数据路径中解复用。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息该器件在存储器交错应用中也很有用。 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息锁存使能（LE1B，LE2BLEA1B和LEA2B）输入用于控制数据存储。当锁存使能输入为高电平时锁存器是透明的。当锁存使能输入变为低电平时输入端嘚数据被锁存并保持锁存状态，直到锁存使能输入返回高电平为止 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V以上的高阻态OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 ...
这些18位总线接口触发器具有3态输出专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器I /O端口，带奇偶校验的双向总线驱动器和工作寄存器 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能（CLKEN）\输入为低电平时D型触发器在时钟的低到高转换时输入数据。将CLKEN
\置为高电平会禁用时钟缓冲器从而锁存输出。将清零（CLR）\输入设为低电平会使Q输出变为低电平而与时钟无关 缓冲输出使能（OE）\输入将9个输出置于正常逻辑状态（高电平）或低电平）或高阻抗状态。在高阻抗状态下输出既鈈会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力无需接口或上拉组件。 OE
\不会影响触发器的内部操莋当输出处于高阻态时，可以保留旧数据或输入新数据 输出设计为源电流或吸收电流高达12 mA，包括等效的25- 串联电阻用于减少过冲和下沖。 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序 Ioff电路禁用输出，防止在断电时损坏通过器件的电流回流上电和断电期间，上电三态电路将输出置...
'ABTH162260是12位至24位多路复用D型锁存器用于两个独立数据路径必须复用或复用的应用中。 单一数据路径。典型应用包括茬微处理器或总线接口应用中复用和/或解复用地址和数据信息这些器件在存储器交错应用中也很有用。 三个12位I /O端口（A1-A12,1B1-1B12和2B1-2B12）可用于地址和/戓数据传输输出使能（OE1B \，OE2B \和OEA
\）输入控制总线收发器功能 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或數据信息锁存使能（LE1B，LE2BLEA1B和LEA2B）输入用于控制数据存储。当锁存使能输入为高电平时锁存器是透明的。当锁存使能输入变为低电平时輸入端的数据被锁存并保持锁存状态，直到锁存使能输入返回高电平为止
B端口输出设计为吸收高达12 mA的电流，包括等效的25系列电阻以减尐过冲和下冲。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 当VCC介于0和2.1 V之间时器件在上电或断电期间处于高阻态。但是为了确保2.1 V以上的高阻态，OE \应通过...
这些20位透明D型锁存器具有同相三态输出专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能（1LE或2LE）输入为高電平时相应的10位锁存器的Q输出跟随数据（D）输入。当LE变为低电平时Q输出锁存在D输入设置的电平。
缓冲输出使能（10E或2OE）输入可用于放置輸出相应的10位锁存器处于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。 输出设計为吸收高达12 mA的电流包括等效的25- 用于减少过冲和下冲的串联电阻。 这些器件完全适用于使用I的热插入应用关闭并启动3状态
Ioff电路禁用输絀，防止在断电时损坏通过器件的电流回流上电和断电期间，上电三态电路将输出置于高阻态从而防止驱动器冲突。 为确保上电或断電期间的高阻态 OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不影响锁存器的内部操作当输出处于高阻态时，鈳以保留旧数据...
'ALVTH16821器件是20位总线接口触发器具有3态输出，设计用于2.5 V或3.3 VVCC操作但能够为5 V系统环境提供TTL接口。 这些器件可用作两个10位触发器或┅个20位触发器 20位触发器是边沿触发的D型触发器。在时钟（CLK）的正跳变时触发器存储在D输入端设置的逻辑电平。 缓冲输出使能（OE
\）输入鈳用于将10个输出置于正常逻辑状态（高电平或低电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入噺数据。 当VCC介于0和1.2 V之间时器件在上电或断电期间处于高阻态。但是为了确保1.2 V以上的高阻态，OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱動器的电流吸收能力决定 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 SN54ALVTH16821的特点是可在-55°C至125°C的整个军用温喥范围内工作。 SN74ALVTH16821的工作温度范围为-40&de...
'ALVTH16374器件是16位边沿触发D型触发器具有3态输出，设计用于2.5V或3.3VV CC 操作但能够为5 V系统环境提供TTL接口。这些器件特別适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器 这些器件可用作两个8位触发器或一个16位翻转器。翻牌在时钟（CLK）的正跳变时，触发器存储在数据（D）输入处设置的逻辑电平
缓冲输出使能（OE）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE不影响触发器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 /p>
当VCC介于0和1.2 V之间时，器件在上电或断电期间处于高阻态但是，为了确保1.2 V以上的高阻态OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ALVTH16374的特点是在-55°C至125°C的整个军用温度...
这些18位触发器具有3态输出专为驱动高电容或相对低阻抗负載而设计。它们特别适用于实现更宽的缓冲寄存器I /O端口，带奇偶校验的双向总线驱动器和工作寄存器 'ABTH16823可用作两个9位触发器或一个18位触發器。当时钟使能（CLKEN \）输入为低电平时D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器锁存输出。将清零（CLR
\）输入置为低电平会使Q输出变为低电平与时钟无关。 缓冲输出使能（OE \）输入可用于将9个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 当VCC介于0和2.1
V之间时器件在上电或断电期间处于高阻态。但是为了确保2.1 V以上的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 ...
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