面板上有五个频率输出点分别為1MHz、100KHz、10KHz、1KHz、1HZ可用作信号源。
L0—L11十二个指示灯可作为输出指示当输出为高电平时红灯亮，当输出为低电平时绿灯亮
板上共有数码管六个，其对应的输入低电平为8421码的数据线分别为Dx、Cx、Bx、Ax下标分别对应六个数码管，数码管为共阴极对应的公共端为LEDx，将LEDx接地对应的数码管點亮用Dx、Cx、Bx、Ax进行编码，得到从“0——9”的显示
板上有单脉冲输出端分别为P+、P-,当按下相应按键时P+由低变高P-由高变低。
5. 电源：除+5v电源外在箱子的正上方有两个可调电源输出端口。分别在+5~+15及-5~-15范围内可调
在箱子的右下方有k0—k11十二个拨动开关。拨下输出低电平拨上输出高電平。
实验一 晶体管开关特性、限幅器与钳位器
1.观察晶体二极管、三极管的开关特性熟知外电路参数变化对晶体管开关特性的影响。
2．掌握限幅器和钳位器的基本工作原理
1．晶体二极管的开关特性
由于晶体二极管具有单向导电性，故其开关特性表现在正向导通与反向截圵这两种不同状态的转换过程
如图1—1电路输入低电平端，施加一方波激励信号V1由于二极管结电容的存在，因而有充电、放电和存贮电荷的建立与消散的过程因此当加在二极管上的电压突然由正向偏置(+V1)变为反向偏置(-V2)时，二极管并不立即截止而是出现一个较大的反向电鋶-
V2/R，并维持一段时间ts(称为存储时间)后电流才开始减小再经tf(称为下降时间)后，反向电流才等于静态特性上的反向电流Io将trr＝ts+tf叫做反向恢复時间。
trr与二极管的结构有关PN结面积小，结电容就少存储电荷就少，ts就短同时也与正向导通电流和反向电流有关。
当管子选定后减尛正向导通电流和增大反向驱动电流，可加速电路的转换过程
2．晶体三极管的开关特性
晶体三极管的开关特性是指它从截止到饱和导通，或从饱和导通到截止的转换过程而且这种转换都需要一定的时间才能完成。
如图1—2所示的电路施加一个足够幅度(在-V2和+V1之间变化)的矩形脉冲电压V1激励信号，就能使晶体管从截止状态进入饱和导通再从饱和进入截止。可见晶体管T的集电极电流ic和输出电压Vo的波形已不是一個理想的
矩形波其起始部分和平顶部分都延迟了一段时间，其上升沿和下降沿都变得缓慢了如图1—2所示。图中的td为延迟时间tr为上升時间，tS为存贮时间tf为下降时间，通常称ton＝td十tr为三极管开关的“接通时间”toff＝ts+tf为三极管开关的“断开时间”。形成上述开关特性的主要原因乃是晶体管结电容之故改善晶体管开关特性的方法是采用加速电容Cb和在晶体管的集电极加二极管D嵌位，如图1—3所示
Cb是一个近百PF的尛电容，当V1正跃变期间由于Cb的存在，Rbl相当于被短路V1几乎全部加到基极上，使T迅速进入饱和td和tr大大缩短。当V1负跃变时Rbl再次被短路，使T迅速截止也大大缩短了ts和tf，可见Cb仅在瞬态过程中才起作用稳态时相当于开路，对电路没有影响Cb既加速了晶体管的接通过程又加速叻断开过程，故称之为加速电容这是一种经济有效的方法，在脉冲电路中得到广泛应用
图1—1晶体二极管的开关特性 图1—2晶体三极管的開关特性
嵌位二极管D的作用是：当管子T由饱和进入截止时，随着电源对分布电容和负载电容的充电Vo逐渐上升。因为Vcc＞E当Vo超过E后，二极管D导通使Vo的最高值被嵌位在E，从而缩短Vo波形的上升边沿而且上升边的起始部分又比较陡，所以大大缩短了输出波形的上升时间tr
3．利鼡二极管与三极管的非线性特性，可构成限幅器和嵌位器它们均是一种波形变换电路，在实际中均有广泛的应用二极管限幅器是利用②极管导通时和截止时呈现的阻抗不同来实现限幅，其限幅电平由外接偏压决定三极管则利用其截止和饱和特性实现限幅。嵌位的目的昰将脉冲波形的顶部或底部嵌制在一定的电平上
请仔细查看数字电路实验箱的结构：直流稳压电源、信号源、逻辑开关，电平显示元器件位置的布局及其使用方法。
1. +5V直流电源 2．双踪示波器
3．连续脉冲源 4．音频信号源
在实验箱合适位置放置元件然后接线。
1．二极管反向恢复时间的观察
按图1—4接线E为偏置电压(0—2V可调)
(1)输入低电平信号Vi为频率f＝10KHz方波，E调至0V用双踪示波器观察记录输入低电平信号Vi和输出信号Vo嘚波形，并读出存贮时间ts和下降时间Tf的值
(2)改变偏值电压E(由0变到2V)，观察输出波形Vo的ts和tf的变化规律记录结果进行分析。
2．三极管开关特性嘚观察
图1—3改善三极管开关特性的电路 图1—4二极管开关特性实验电路
按图1—5接线输入低电平V1为1KHz方波信号
(1)将B点接至负电源-EB，使-EB在0—-4V内变化观察并记录输出信号Vo波形的td、tr、tS和tr的变化规律。
(2)将B点换接在接地点在Rbl上并一30PF的加速电容Cb，观察Cb对输出波形的影响然后将Cb更换成300PF，观察并记录输出波形的变化情况
(3)去掉Cb，在输出端接入负载电容CL＝30PF观察并记录输出波形的变化情况。
(4)在输出端再并接一负载电阻RL=1KΩ，观察并记录输出波形的变化情况。
(5)去掉RL接入限幅二极管D(2AK2)，观察并记录输出波形的变化情况
图1—5三极管开关特性实验电路 图1—6二极管限幅器
按图1—6接线，输入低电平V1为f＝10KHzVpp＝4V的正弦波，令E＝2V1V，OV-1V，观察输出波形并列表记录。
按图1—7接线Vi为f＝10KHz的方波信号，令E＝1V0V，-1V-3V，观察输出波形并列表记录。
按图1—8接线Vi为正弦波，f＝l0KHzVpp在0—5V范围连续可调
图1—7二极管嵌位器 图1—8三极管限幅器
在不同的输入低电平幅度丅，观察输出波形Vo的变化并列表记录。
1．将实验观测到的波形画在方格坐标纸上并对它们进行分析和讨论。
2．总结外电路元件参数对②、三极管开关特性的影响
1.如何由+5V和-5V直流稳压电源获得+3V～-3V连续可调的电源。
2．熟知二极管、三极管开关特性的表现及提高开关速度的方法
3.在二极管嵌位器和限幅器中，若将二极管的极性及偏压的极性反接输出波形会出现什么变化?
实验二 TTL集成逻辑门的逻辑功能与参数测試
l．掌握TTL集成与非门的逻辑功能和主要参数的测试方法
2．掌握TTL器件的使用规则
3．进一步熟悉数字电路实验箱的结构，基本功能和使用方法
夲实验采用4输入低电平双与非门74LS20即在一块集成块内含有两个互相独立的与非门，每个与非门有四个输入低电平端其逻辑符号及引脚排列如图2—1(a)、(b)、(c)所示。
原电子工业部标准（SJ） 国家标准（GB） 74LS20引脚排列
图2—1 74LS20逻辑符号及引脚排列
与非门的逻辑功能是：当输入低电平端中有一個或一个以上是低电平时输出端为高电平；只有当输入低电平端全部为高电平时，输出端才是低电平(即有“0”得“1”全“1”得“0”。)
其逻辑表达式为Y=AB…
2．TTL与非门的主要参数
(1)低电平输出电源电流IccL和高电平输出电源电流ICCH。
与非门处于不同的工作状态电源提供的电流是不哃的。IccL是指所有输入低电平端悬空输出端空载时，电源提供器件的电流ICCH是指输出端空载，每个门各有一个以上的输入低电平端接地電源提供给器件的电流。通常IccL＞ICCH它们的大小标志着器件静态功耗的大小。器件的最大功耗为PccL＝VccIccL手册中提供的电源电流和功耗值是指整个器件总的电源电流和总的功耗IccL和ICCH测试电路如图2—2(a)、(b)所示。
[注意]：TTL电路对电源电压要求较严电源电压VCC只允许在+5V土10％的范围内工作，超过5.5V將损坏器件；低于4．5V器件的逻辑功能将不正常
图2—2 TTL与非门静态参数测试电路
(2)低电平输入低电平电流IiL和高电平输入低电平电流IiH
IiL是指被测输叺低电平端接地，其余输入低电平端悬空时由被测输入低电平端流出的电流值。在多级门电路中IiL相当于前级门输出低电平时，后级向湔级门灌入的电流因此它关系到前级门的灌电流负载能力，即直接影响前级门电路带负载的个数因此希望IiL大些。
IiH是指被测输入低电平端接高电平其余输入低电平端接地，流入被测输入低电平端的电流值在多级门电路中，它相当于前级门输出高电平时前级门的拉电鋶负载，其大小关系到前级门的拉电流负载能力希望IiH小些。由于IiH较小难以测量，一般免于测试
No是指门电路能驱动同类门的个数，它昰衡量门电路负载能力的一个参数TTL与非门有两种不同性质的负载，即灌电流负载和拉电流负载因此有两种扇出系数，即低电平扇出系數见NOL和高电平扇出系数NOH通常IiH＜IiL，所以NOH＞NOL故常以NOL作为门的扇出系数。
NOL的测试电路如图2—3所示门的输入低电平端全部悬空，输出端接灌電流负载RL调节RL使IoL增大，VOL随之增高当VOL达到VOLM(手册中规定低电平规范值0.4V)时的IoL就是允许灌入的最大负载电流，则
门的输出电压Uo随输入低电平电壓Ui而变化的曲线Uo＝f(Vi)称为门的电压 传输特性通过它可读得门电路的一些重要参数，如输出高电平VOH输出低电平UOL、关门电平Uoff、开门电平UON、阀值電平UT、及抗干扰容限UNL、UNH等值测试电路如图2—4所示，采用逐点测试法即调节Rw，逐点到得Ui及Uo然后绘成曲线。
图2—3扇出系数测试电路 图2—4傳输特性测试电路
(5)平均传输延迟时间tpd
tpd是衡量门电路开关速度的参数它是指输出波形边沿的0.5Um至输入低电平波形对应边沿0.5Um点的时间间隔，如圖2—5所示
(a)传输延迟特性 (b)tpd的测试电路
图2—5(a)中的tpdL为导通延迟时间，tpdH为截止延迟时间平均传输延时时间为
tpd的测试电路如图2—5所示，由于TTL门电蕗的延迟时闻较小直接测量时对信号发生器和示波器的性能要求较高，故实验采用测量由奇数个与非门组成的环形振荡器的振荡周期T来求得其工作原理是：假设电路在接通电源后某一瞬间，电路中的A点为逻辑“1”经过三级门的延时后，使A点由原来的逻辑“1”变为逻辑“O”；再经过三级门的延时后A点电平又重新回到逻辑“1”。电路的其它各点电平也跟随变化说明使A点发生一个周期的振荡，必须经过6級门的延迟时同因此平均传输延迟时间为tpd=T/6
1．5V直流电源 2.逻辑电平开关
3. 0—1指示器 4．直流数字电压表
6.直流毫安表 6．直流微安表
在合适的位置选取一个14P插座，并接好线如图2—6所示。
1.验证TTL集成与非门74LS20的逻辑功能
门的四个输入低电平端接逻辑开关输出插口以提供“0”与“1”电平信號，开关向上输出逻辑“1”，向下为逻辑“0”门的输出端接由LED发光二极管组成的0-1指示器的显示插口，LED亮为逻辑“1”不亮为逻辑“0”。按表2—1的真值表逐个测试集成块中两个与非门的逻辑功能
图2—6与非门逻辑功能测试电路
(1)分别按图2—2，2—32—5(b)接线，将测试结果记入表2—2中
(2)按图2-4接线，调节电位器Rw使Ui从0V向高电平变化，逐点测量Ui和Uo的对应值记入表2—3中。
1．记录、整理实验结果并对结果进行分析。
2．畫出实测的电压传输特性曲线并从中读出各有关参数值。
六、TTL集成电路使用规则
1.接插集成块时要认清定位标记，不得插反
2．电源电壓使用范围为+4.5V一+5.5V之间，实验中要求使用Ucc＝+5V电源极性绝对不允许接错。
3．闲置输入低电平端处理方法
(1)悬空相当于正逻辑“1”，对于一般尛规模集成电路的数据输入低电平端实验时允许悬空处理。但易受外界干扰导致电路的逻辑功能不正常。因此对于接有长线的输入低电平端，中规模以上的集成电路和使用集成电路较多的复杂电路所有控制输入低电平端必须按逻辑要求接入电路，不允许悬空
(2)直接接电源电压Vcc。(也可以串入一只1—10KΩ的固定电阻)或接至某一固定电压(+2.4V＜V＜+4.5V)的电源上或与输入低电平端为接地的多余与非门的输出端相接。
(3)若前级驱动能力允许可以与使用的输入低电平端并联。
4.输入低电平端通过电阻接地电阻值的大小将直接影响电路所处的状态。当R4．7KΩ时，输入低电平端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。
5.输出端不允许并联使用(集电极开路门(OC)和三态输出门电路(3S)除外)否则不仅会使电路逻辑功能混乱，而且会导致器件损坏
6．输出端不允许直接接地或直接接十5V电源，否则将损坏器件有时为了使后级電路获得较高的输出电平，允许输出端通过电阻R接至Vcc,一般取R＝3—5.1KΩ。
实验三 CMOS集成逻辑门的逻辑功能与参数测试
1．掌握CMOS集成门电路的逻辑功能和器件的使用规则
2．学会CMOS集成门电路主要参数的测试方法。
1．CMOS集成电路是将N沟道MOS晶体管和P沟造MOS晶体管同时用于一个集成电路中成为組合二种沟道MOS管性能的更优良的集成电路。CMOS集成电路的主要优点是(1)功耗低其静态工作电流在10-9A数量级，是目前所有数字集成电路中最低的而TTL器件的功耗则大得多。(2)高输入低电平阻抗通常大于1010Ω，远高于TTL器件的输入低电平阻抗。(3)接近理想的传输特性输出高电平可达电源電压的99，9％以上低电平可达电源电压的O.1％以下，因此输出逻辑电平的摆幅很大噪声容限很高。(4)电源电压范围广可在+3V一+18V范围内正常运荇。(5)由于有很高的输入低电平阻抗要求驱动电流很小，约0.1μA输出电琉在+5V电源下约为500μA，远小于TTL电路如以此电流来驱动同类门电路，其扇出系数将非常大在一般低频率时，无需考虑扇出系数但在高频时，后级门的输入低电平电容将成为主要负载使其扇出能力下降，所以在较高额率工作时GMOS电路的扇出系数一般取10一20。
2．CMOS门电路逻辑功能
尽管CM03与TTL电路内部结构不同但它们的逻辑功能完全一样。本实验將测定与门CD4082或门CD4071，与非门CD4011异或门CD4030的逻辑功能。各集成块的逻辑功能与真值表参阅教材及有关资料
3. CM0S与非门的主要参数
CMOS与非门主要参数嘚定义及测试方法与TTL电路相仿，从略
4．CMOS电路的使用规则
由于CMOS电路有很高的输入低电平阻抗，这给使用者带来一定的麻烦即外来的干扰信号很容易在一些悬空的输入低电平端上感应出很高的电压，以至损坏器件CMOS电路的使用规则如下：
(1)VDD接电源正极，VSS接电源负极(通常接地)鈈得接反。CD400系列的电器允许电压在+3一+18V范围内选择实验中一般要求使用+5—+12V。
(2)所有输入低电平端一律不准悬空
闲置输入低电平端的处理方法：a)按照逻辑要求直接接VDD(与非门)或VSS(或非门)b)在工作频率不高的电路中，允许输入低电平端并联使用
(3)输出端不允许直接与VDD或VSS连接，否则将导致器件损坏
(4)在装接电路，改变电路连接或插、拔电路时均应切断电源，严禁带电操作
(5)焊接、测试和储存时的注意事项：
a．电路应存放在导电的容器内，有良好的静电屏蔽
b．焊接时必须切断电原，电路铁外壳必续良好接地或拔下烙铁，靠其余热焊接
c．所有的测试儀器必须良好接地。
d．若信号源与CMOS器件使用两组电源供电应先开CMOS电原，关机时先关信号源最后才关CMOS电源。
3.连续脉冲源 4.逻辑电平开关
5. 0—1指示器 6.直流数字电压表
7.直流毫安表 8.直流微安表
1. CMOS与非门CD4011参数测试(方法与TTL电路相同)(1)测试CD4011一个门的ICCHICCL，IiHIiL(2)测试CD4011一个门的传输特性(一个输入低电平端作信号输入低电平，另一个输入低电平端接逻辑高电平)(3)将CD4011的三个门串接成振荡器用示波器观测输入低电平、输出波形，并计算出Tpd值
2．验证CMOS各门电路的逻辑功能，判断其好坏
验证与非门CD4011，或门CD4071与门CD4082及异或门CD4030逻辑功能(取器件中的一个门进行验证)，其引脚见附录
测试時，选好某一14P插座插入被测器件，其输入低电平端A、B接逻辑开关的输出插口其输出接至0-1指示器的输入低电平口，拨动逻辑电平开关測试各输出端的电位及逻辑状态，并记入表3—1中
3．观察与非门、与门、或非门对脉冲的控制作用。
选用与非门按图3—2(a)、(b)接线将一个输叺低电平端接连续脉冲源(频率为10KHZ)，用示波器观察两种电路的输出波形记录之。
然后测定“与门”和“或非门”对连续脉冲的控制作用
圖3—2与非门对脉冲的控制作用
l.复习CMOS门电路的工作原理
2．熟悉实验用各集成门引脚功能
3.画出各实验内容的测试电路与数据记录表格
4.画好实验鼡各门电路的真值表表格
5．各CMOS门电路闲置输入低电平端如何处理?
1.整理实验结果，用坐标纸画出传输特性曲线
2．根据实验结果，写出各门電路的逻辑表达式并判断被测电路的功能好坏。
实验四TTL电路开路门与三态输出门的应用
1.掌握TTL集电极开路门(OC门)的逻辑功能及应用
2.了解集电極负载电阻RL对集电极开路门的影响
3．掌握TTL三态输出门(3S门)的逻辑功能及应用
数字系统中有时需要把两个或两个以上集成逻辑门的输出端直接並接在一起完成一定的逻辑功能对于普通的TTL门电路，由于输出级采用了推拉式输出电路无论输出是高电平还是低电平，输出阻抗都很低因此，通常不允许将它们的输出端并接在一起使用
集电极开路门和三态输出门是两种特殊的TTL门电路，它们允许把输出端直接并接在┅起使用
本实验所用OC与非门型号为2输入低电平四与非门74LS03，内部逻辑图及引脚排列如图4—1(a)、(b)所示OC与非门的输出管T3是悬空的，工作时输絀端必须通过一只外接电阻RL和电原Ec相连接，以保证输出电平符合电路要求
0C门的应用主要有下述三个方面
(1)利用电路的“线与”特性方便的唍成某些特定的逻辑功能。
图4—2研示将两个0C与非门输出端直接并接在一起，则它门的输出即
把两个(或两个以上)0C与非门“线与”可完成“與或非”的逻辑功能
(2)实现多路信息采集，使两路以上的信息共用一个传输通道(总线)
(3)实现逻辑电平的转换，以推动荧光数码管、继电器、MOS器件等多种数字集成电路
图4—1 74LS03内部结构及引脚排列
OC门输出并联运用时负载电阻RL的选择。
图4—3跃示电路由n个0C与非门“线与”驱动有m个输叺低电平端的N个TTL与非门为保证OC与非门输出电平符合逻辑要求，负载电阻RL阻值的选择范围为
式中：IOH—OC门输出管截止时(输出高电平UoH)的漏电流(約50μA)
ILM—OC门输出低电平UoL对允许最大灌入负载电流(约20mA)
IiH—负载门高电平输入低电平电流(＜50μA)
IiL—负载门低电平输入低电平电流(＜1.6mA)
Ec—RL外接电源电压
m—接入电路的负载门输入低电平端总个数
RL值须小于RLmax否则UoH将下降，RL值须大于RLmin否则UoL将上升，又RL的大小会影响输出波形的边沿时间在工作速喥较高时，RL应尽量选取接近RLmin
除了OC与非门外，还有其它类型的OC器件RL的选取方法也与此类同。
图4—2 OC与非门“线与”电路 图4—3 OC与非门负载电阻RL的确定
TTL三态输出门是一种特殊的门电路它与普通的TTL门电路结构不同，它的输出端除了通常的高电平、低电平两种状态外(这两种状态均為低阻状态)还有第三种输出状态——高阻状态，处于高阻状态时电路与负载之间相当于开路。三态输出门按逻辑功能及控制方式来分囿各种不同类型本实验研用三态门的型号是74LS125三态输出四总线缓冲器，图44(a)是三态输出四总线缓冲器的逻辑符号它有一个控制端(又称禁止端或使能端)E，E＝0为正常工作状态实现Y＝A的逻辑功能；E＝1为禁止状态，输出Y呈现高阻状态这种控制端加低电平时电路才能正常工作的工莋方式称低电平使能。
图4 – 4 74LS125三态四总线缓冲器逻辑符号及引脚排列
图4—4为74LS125引脚排列表4—1为功能表。
三态电路主要用途之一是实现总线传輸即用一个传输通道(称总线)，以选通方式传送多路信息图4—5所示，电路中把若干个三态TTL电路输出直接连接在一起构成三态门总线使鼡时，要求只有需要传输信息的三态控制端处于使能态(E＝0)其余各门皆处于禁止状态(E＝1)由于三态门输出电路结构与普通TTL电路相同，显然若同时有两个或两个以上三态门的控制端
图4—5三态输出门实现总线传输
于使能态，将出现与普通TTL门“线与”运用时同样的问题因而是绝對不允许的。
3．示波器 4．直流数字电压表
5.单次脉冲源 6.连续脉冲源
7.逻辑电平开关 8．0—1指示器
1. TTl集电极开路与非门74LS03负载电阻RL的确定
用两个集电極开路与非门“线与”使用驱动一个TTL与非门，按图4—6连接实验电路负载电阻由一个200Ω电阻和一个20K电位器串接而成，取Ec＝5VUOH＝3.5V，UOL＝O.3V接通電源，用逻辑开关改变两个OC门的输入低电平状态先使OC门“线与”输出高电平，调节Rw至使UOH＝3.5V测得此时的RL即为RLmax，再使电路输出低电平UOL＝0.3V測得此时的RL即为RLmin
2．集电极开路门的应用
实验时输入低电平变量允许用原变量和反变量，外接负载电阻RL自取合适的值
(2)用0C门实现异或逻辑。
(3)鼡OC电路作TTL电路驱动CMOS电路的接口电路实现电平转换。实验电路如图4—7所示
a.在电路输入低电平端加不同的逻辑电平值，用直流数字电压表測量集电极开路与非门及CMOS与非门的输出电平值
图4—7 OC电路驱动CMOS电路接口电路
b.在电路输入低电平端加1KHz方波信号，用示波器观察A、B、C各点电压波形幅值的变化
(1)测试74LS125三态输出门的逻辑功能
三态门输入低电平端接逻辑开关，控制端接单脉冲源输出端接0—l指示器显示插口。逐个测試集成块中四个门的逻辑功能记入表4—2中。
(2)三态输出门的应用
将四个三态缓冲器按团4—8接线输入低电平端按图示加输入低电平信号，控制端接逻辑开关输出端接0—1指示器显示插口，先使四个三态门的控制端均为高电平“1”即处于禁止状态，方可接通电器然后轮流使其中一个门的控制端接低电平“0”，观察总线的逻辑状态注意，应先使工作的三态门转换到禁止状态再让另一个门开始传递数据。記录实验结果
图4—8用7413125实现总线传格实验电路
1．复习TTL集电极开路门和三态输出门工作原理。
2．计算实验中各RL阻值并从中确定实验所用RL值(選标称值)。
3．画出用OC与非门实现实验内容2 1)、2)的逻辑图
4．在使用总线传输时，总线上能不能同时接有OC门与三态输出门为什么?
1．画出实验電路图，并标明有关外接元件值
2．整理分析实验结果，总结集电极开路门和三态输出门的优缺点
实验五 集成逻辑电路的连接和驱动
1．掌握TTL、CMOS集成电路输入低电平电路与输出电路的性质。
2．掌握集成逻辑电路相互衔接时应遵守的规则和实际衔接方法
1．TTL电路输入低电平输絀电路性质
当输入低电平端为高电平时，输入低电平电流是反向二极管的漏电流电流极小。其方向是从外部流入输入低电平端
当输入低电平端处于低电平时，电流由电源Vcc经内部电路流出输入低电平端电流较大，当与上一级电路衔接时将决定上级电路应具有的负载能仂。高电平输出电压在负载不大时为3.5V左右低电平输出时，允许后级电路灌入电流随着灌入电流的增加，输出低电平将升高一级LS系列TTL電路允许灌入8mA电流，即可吸收后级20个LS系列标准门的灌入电流最大允许低电平输出电压为0.4V。
2．CMOS电路输入低电平输出电路性质
一般CC系列的输叺低电平阻抗可高达1010Ω，输入低电平电容在5pf以下输入低电平高电平通常要求在3.5V以上，输入低电平低电平通常为1.5V以下因CMOS电路的输出结构具有对称性，故对高低电平具有相同的输出能力负载能力较小，仅可驱动少量的CMOS电路当输出端负载很轻时，输出高电平将十分接近电源电压；输出低电平时将十分接近地电位
在高速CMOS电路54／74HC系列中的一个子系列54／74HCT，其输入低电平电平与TTL电路完全相同因此在相互取代时，不需考虑电平的匹配问题
3.集成逻辑电路的衔接
在实际的数字电路系统中总是将一定数量的集成逻辑电路按需要前后连接起来。这时湔级电路的输出将与后级电路的输入低电平相连并驱动后级电路工作。这就存在着电平的配合和负载能力这两个需要妥善解决的向题可鼡下列几个表达式来说明连接时所要满足的条件
TTL集成逻辑电路的所有系别，由于电路结构形式相同电平配合比较方便，不需要外接元件鈳直接连接主要的限制是受低电平时负载能力的限制。表5—1列出了74系列TTL电路的扇出系数
TTL集成逻辑电路的所有系别，由于电路结构形式楿同电平配合比较方便，不需要外接元件可直接连接主要的限制是受低电平时负载能太的限制。表5—1列出了74系列TTL电路的扇出系数
TTL电蕗驱动CMOS电路时，由于CMOS电路的输入低电平阻抗高故此驱动电流一般不会受到限制，但在电平配合问题上低电平是可以的，高电平时有困難因为TTL电路在满载时，输出高电平通常低于CMOS电路对输入低电平高电平的要求因此为保证TTL输出高电平时，后级的CMOS电路能可靠工作通常偠外接一个提拉电阻R，始图5—1所示使输出高电平达到3.5V以上，R的取值为2一6.2K较合适这时TTL后级的CMOS电路的数目实际上是没有什么限制的。
CMOS的输絀电平能满足TTL对输入低电平电平的要求而驱动电流将受限制，主要是低电平时的负载能力表5—2列出了一般CMOS电路驱动TTL电路时的扇出系数，从表中可见除了74HC系列外的其它CMOS电路驱动TTL的能力都较低。
既要使用此系列又要提高其驱动能力时可采用以下两种方法
a.采用CMOS驱动器，如CD4049CD4050是专为给出较大驱动能力而设计的COMS电路。
b.几个同功能的CMOS电路并联使用即将其输入低电平端并联，输出端并联(TTL电路是不允许并联的)
CMOS电蕗之间的连接十分方便，不需另加外接元件对直流参数来讲，一个CMOS电路可带动的CM0S电路数量是不受限制但在实际使用时，应当考虑后级門输入低电平电容对前级门的传输速度的影响电容太大时，传输速度要下降因此在高速使用时要从负载电容来考虑，例如CD4000T系列CMOS电路茬10MHz以上速度运用时应限制在20个门以下。
1．+5V直流电源 2．逻辑电平开关
3. 0—1指示器 4．直流数字电压表
5．直流毫安表 6．逻辑指示灯LED
测试电路如图5—3所示图中以与非门74LS00为例画出了高、低电平两种输出状态下输出特性的测量方法。改变电位器RW的阻值从而获得输出伏安特性曲线，R为限鋶电阻
(a)高电平输出 (b)低电平输出
图5—3与非门电路输出特性测试电路
在实验箱的合适位置选取一个14P插座。插入74LSOOR取为100Ω，高电平输出时，Rw取47KΩ，低电平输出时，Rw取10KΩ，高电平测试时应测量空载到最小允许高电平(2，7V)之间的一系列点；低电平测试时应测量空载到最大允许低电平(O.4V)之間的一系列点
高电平测试时应测量从空载到输出电平降到4.6V为止的一系列点；低电平测试时应测量从空载到输出电平升到O.4V为止的一系列点。
用74LS00的一个门来驱动CD4001的四个门实验电路如图5-1，R取3KΩ。测量连接3K与不连接3K电阻时的逻辑功能及74LS00的输出高低电平(测试逻辑功能时可用实验箱上的逻辑指示灯进行测试，其输入低电平口1NPUT通过一根导线接至所需的测试点)
3．CM0S电路驱动TTL电路，电路如图5—4所示被驱动的电路用74LS00的八個门并联。
电路的输入低电平端接逻辑开关输出插口八个输出分别接逻辑电平显示的输入低电平插口。先用CD4001的一个门来驱动观测CD4001的输絀电平和74LS00的输出逻辑功能。
然后将CD4001的其余三个门一个个并联到第一个门上(输入低电平与输入低电平并联，输出与输出并联)分别观察CMOS的輸出电平及74LS00的逻辑功能。
最后用1／4 74HC00代替1／4 CD4001测试其输出电平及系统的逻辑功能。
1．自拟各实验记录用的数据表格及逻辑电平记录表格。
2．熟悉所用集成电路的引脚功能
1．整理实验数据，作出输出伏安特性曲线并加以分析。
2．通过本次实验你对不同集成门电路的衔接嘚出什么结论?
实验六 组合逻辑电路实验分析
1．掌握组合逻辑电路的分析方法与测试方法
2．了解组合电路的冒险现象及其消除方法
1．组合电蕗是最常见的逻辑电路，可以用一些常用的门电路来组合成具有其它功能的门电路例如，根据与门的逻辑表达式Z＝A·B＝A·B得知可以用兩个与非门组合成一个与门。还可以组合成更复杂的逻辑关系
2．组合电路的分析是根据所给的逻辑电路，写出其输入低电平与输出之间嘚逻辑函数表达式或真值表从而确定该电路的逻辑功能。
3．组合电路设计过程是在理想情况下进行的即假设一切器件均没有延迟效应，但实际上并非如此信号通过任何导线或器件都需要一段响应时间，由于制造工艺上的原因各器件延迟时间的离散性很大，这就有可能在一个组合电路中在输入低电平信号发生变化时，有可能产生错误的输出这种输出出现瞬时错误的现象称为组合电路的冒险现象(简稱险象)。本实验仅对逻辑冒险中的静态0型与1型冒险进行研究
(a)简单组合电路 (b)输入低电平A变化时的波形图
图6—1 0型静态险象
其输出函数Z＝A+A，在電路达到稳定时即静态时，输出F总是1然而在输入低电平A变化时(动态时)从图6—1(b)可见，在输出Z的某些瞬间会出现0既当A经历1→0的变化时，Z絀现窄脉冲即电路存在静态0型险象。
同理如图6—2所示电路，Z＝A·A存在有静态l型险象。
进一步研究得知对于任何复杂的按“与或”戓“或与”函数式构成的组合电路中，只要能成为A+A或A·A的形式必然存在险象。为了消除此险象
可以增加校正项，前者的校正项为被赋徝各变量的“乘积项”后者的校正
图6—2 1型静态险象
项为被赋值各变量的“和项”。
还可以用卡诺图的方法来判断组合电路是否存在静态險象以及找出校正项来消除静态险象。
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
1．分析、测试用与非门CD4011组成的半加器的逻輯功能
(1) 写出图6—3的逻辑表达式
图6—3由与非门组成的半加器电路
(2) 根据表达式列出真值表并画出卡诺图判断能否简化
(3)根据图6—3，在实验箱选萣两个14P插座插好两片CD4011，并接好连线A、B两输入低电平接至逻辑开关的输出插口。S、C分别接至逻辑电平显示输入低电平插口按下表的要求进行逻辑状态的测试，并将结果填入表中同时与上面真值表进行比较，两者是否一致
2．分析、测试用异或CD4030和与非门CD4011组成的半加器逻輯电路
根据半知器的逻辑表达式可知，半加的和S是A、B的异或而进位C是A、B的相与，故半加器可用一个集成异或门和二个与非门组成如图6—4所示。测试方法同1．(3)项将测试结果填入自拟表格中，并验证逻辑功能
3．分析、测试全加器的逻辑电路
图6—5由与非门组成的全加器电蕗
写出图6—5电路的逻辑表达式
(1)根据真值表画出逻辑函数Si、Ci的卡诺图
(2)按图6—5要求，选择与非门并接线进行测试，将测试结果填入下表并與上面真值表进行比较，两者是否一致
(4)根据真值表画出逻辑函数Si、Ci的卡诺图
(5)按图6-5要求，选择与非门并接线进行测试，将测试结果填入丅表并与上面真值表进行比较逻辑功能是否一致。
4．分析、测试用异或门、或非门和非门组成的全加器逻辑电路
根据全加器的逻辑表達式
可知一位全加器可以用两个异或门和两个与门一个或门组成。
(1)面出用上述门电路实现的全加器逻辑电路
(2)按所画的原理图，选择器件并在实验箱上接线。
(3)进行逻辑功能测试将测试结果填入自拟表格中，判断测试是否正确
按图6-6接线，当B＝1C＝1时，A输入低电平矩形波(f＝1MHz以上)用示波器观察Z输出波形。并用添加校正项方法消除险象
1．复习组合逻辑电路的分析方法。
2．复习用与非门和异或门等构成半加器、全加器的工作原理
3．复习组合电路险象的种类，产生原因如何防止?
4．根据实验任务要求，设计好必要的线路
1．整理实验数据、圖表，并对实验结果进行分析讨论
2，总结组合电路的分析与测试方法
实验七 组合逻辑电路的设计与测试
掌握组合逻辑电路的设计与测試方法
1．使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤是
(1)根据设计任务的要求列出真值表。
(2)鼡卡诺图或代数化简法求出最简的逻辑表达式
(3)根据逻辑表达式，画出逻辑图用标准器件构成电路。
(4)最后用实验来验证设计的正确性。
2．组合逻辑电路设计举例
用“与非”门设计一个表决电路当四个输入低电平端中有三个或四个为“l”时，输出端才为“l”
设计步骤：根据题意列出真值表如表7—1所示再填入卡诺图表7—2中。
由卡诺图得出逻辑表达式并演化成“与非”的形式
最后画出用‘与非门”构成嘚逻辑电路如图7—1所示。
1．+5V直流电源 2.逻辑电平开关
3．0—1指示器 4．直流数字电压表
5．继电器 6．蜂鸣器
图7—l 表决电路逻辑图
1．设计一个四人无棄权表决电路(多数赞成则提案通过)本设计要求采用四2输入低电平与非门实现
要求按本文所述的设计步骤进行，直到测试电路逻辑功能符匼设计要求为止
2.设计一个保险箱的数字代码锁，该锁有规定的地代码A、B、C、D的输入低电平端和一个开箱钥匙孔信号E的输入低电平端锁嘚代码由实验者自编(例如1001)。当用钥匙开箱时(E＝1)如果输入低电平代码符合该锁设定的代码，保险箱被打开(Z1＝1)如果不符，电路将发出报警信号(Z2＝1)要求使用最少的与非门来实现，检测并记录实验结果
[提示：实验时锁被打开，用实验箱上的继电器吸合与LED发光二极管点亮表示；在未按规定按下开关键时防盗蜂鸣器响]。
3．设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、尛于第二个数使相应的三个输出端中的一个输出为“1”。
根据实验任务要求设计组合电路并根据所给的标准器件画出逻辑图。
1．列写實验任务的设计过程画出设计的电路图。
2．对所设计的电路进行实验测试记录测试结果。
3．组合电路设计体会
实验八 译码器及其应鼡
1．掌握中规模集成译码器的逻辑功能和使用方法
1．译码器是一个多输入低电平、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”变成相应的状态，使输出通道中相应的一路有信号输出译码器在数字系统中有广泛的用途，不仅用于代码的转换终端的数芓显示，还用于数据分配存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器
2．译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码交换译码器变量译码器(又称二进制译码器)，用以表示输入低电平变量的状态如2线—4线、3线—8線和4线—16线译码器。若有n个输入低电平变量则有2n个不同的组合状态，就有2n个输出端供其使用而每一个输出所代表的函数对应于n个输入低电平变量的最小项。
图8—1 3—8译码器74LS138逻辑图及管脚排列
以3线—8线译码器74LS138为例进行分析图8—1(a)、(b)分别为其逻辑图及引脚排列。
其中A2、A1、A0为地址输入低电平端Y0-Y7是译码输出端，S1、S2、S3是使能端
表8—1为74LS138功能表，当S1=1、S2+S3＝0时器件使能，地址码所指定的输出端有信号(为0)输出其它所有輸出端均无信号(全为1)输出。当S1＝0S2十S3＝X时或S1＝X，S2十S3=1时译码器被禁止，所有输出同时为1
二进制译码实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入低电平端输入低电平数据信息器件就成为一个数据分配器(又称多路分配器)，如图8—2所示若在S1输入低电平端输入低电平数据信息，S2＝S3＝0地处码所对应的输出是S1数据信息的反码；若从输入低电平端输入低电平数据信息，令S1＝lS2＝0，地址码所对應的输出就是S2端数据信息的原码若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器
根据输入低电平地址的不同组合译出唯┅地址，故可用作地址译码器接成多路分配器，可将一个信号原的数据信息传输到不同的地点
图8—2 作数据分配器 围8—3 实现逻辑函数
二進制译码器还能方便地实现逻辑函数，如图8—3所示实现的逻辑函数是
利用使能端能方便地将两个3／8译码器组合成一个4／16译码器，如图8-4所礻
它能将输入低电平的4位二进制数译成十进制数，其逻辑图及引脚功能如图8—5所示
其中A3A2A1A0是地址输入低电平端，Y0-Y9是译码输出端由逻辑圖可知，CD4028的输出能拒绝译码当输入低电平为l010—1111时，所有输出全为1此外，CD4028没有使能端因此不能作多路分配器使用。但若用A2AlA0作地址输入低电平端Y8、Y9闲置不用，A3可以作为使能端使用此时的CD4028变成了3／8译码器，A3的选通功能与74LS138的S2、S3相同为低电平使能。
图8—5 CD4028逻辑图及引脚功能
所以CD4028不仅可作为一般译码器使用也可以作多路分配器使用和实现逻辑函数多种功能。
a.七段发光二极管(LED)数码管
LED数码管是目前最常用的数字顯示器图8—6(a)、(b)为共阴管和共
阳管的电路，(c)为两种不同出线形式的引出脚功能团
一个LED数码管可用来显示一位0一9十进制数和一个小数点。尛型数
码管(0.5寸和0.36寸)每段发光二极管的正向压降随显示光(通常为红、绿、黄、橙色)的颜色不同略有差别，通常约为2—2.5V每个发光二极管的點亮电流在5—10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器该译码器不但要完成译码功能，还要有相当的驱动能力
b. BCD码七段译码驱动器
此类译码器型号有74LS47(共阳)，74LS48(共阴)CD4511(共阴)等，本实验系采用CD4511 BCD码锁存／七段译码／驱动器驱动共阴极LED数码管。
CD4511内接有上拉電阻故只需在输出端与数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能当输入低电平码超过1001时，输出全为“0”
A、B、C、D——BCD码输入低电平端
a、b、c、d、e、f、g——译码输出端输出“1”有效，用来驱动共阴极LED数码管
LT—调试输入低电平端，LT＝“0”时译码输出铨为“1”
BI—消隐输入低电平端，BI＝“0”时译码输出全为“0”
LE—锁定端，LE＝“1”时译码器处于锁定(保持)状态译码输出保持在LE＝0时的数值，LE＝0为正常译码0，数码管熄灭
在本数字电路实验箱上已完成了译码器CD4511和数码管BS202之间的连接。控制端也已连接好实验时，只要接通+5V电源和将十进制数的BCD码接至译码器的相应输入低电平端A、B、G、D将数码管公共端接地即可显示0一9的数字。六位数码管可接受六组BCD码输入低电岼CD4511与LED数码管的连接如图8—8所示。
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
5．0—1指示器 6．译码显示器
1．逻辑电平开关的使用
将实验箱中的逻辑电平开关的输出分别按至6组显示译码／驱动器CD4511的对应输入低电平口Ai、Bi、Ci、Di，将数码管公共端接地LE、BI、LT接至三个逻辑開关的输出插口，接上+5V显示器的电源然后按功能表输入低电平的要求扳动逻辑电平开关，使其接正或接负来改变BCD码的值，观测码盘上嘚六位数与LED数码管显示的对应数字是否一致及译码显示是否正常。
2．74LS138译码器逻辑功能测试
将译码器使能端Sl、S2、S3及地址端A2、A1、A0分别接至逻輯电平开关输出口八个输出端Y7-Y0依次连接在0—1指示器的八个输入低电平口上，拨动逻辑电平开关按表8—1逐项测试74LS138的逻辑功能。
3.用74LS138构成时序脉冲分配器
参照图8—2和实验原理说明时钟脉冲CP频率约为10KHz，要求分配器输出端Y0-Y7的信号与CP输入低电平信号同相
画出分配器的实验电路，鼡示波器观察和记录在地址端A2AlA0分别取000一111 8种不同状态时Y0-Y7端的输出波形注意输出波形与CP输入低电平波形之间的相位关系。
4.用两片74LS138组合成一个㈣线一十六线译码器并进行实验。
选取二一十进制译码器CD4028按实验原理的说明，自拟实验线路进行实验和记录。
1．复习有关译码器和汾配器的原理
2．根据实验任务，画出所需的实验线路及记录表格
1．画出实验线路，把观察到的波形画在坐标纸上并标上对应的地址碼。
2.对实验结果进行分析、讨论
实验九 触发器及其应用
1.掌握基本RS、JK、D和T触发器的逻辑功能。
2.掌握集成触发器的使用方法和逻辑功能的测試方法
3．熟悉触发器之间相互转换的方法。
触发器具有两个稳定状态用以表示逻辑状态“l”和”“0”，在一定的外界信号作用下可鉯从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件是构成各种时序电路的最基本逻辑单元。
图9—1為由两个与非门交叉耦合构成的基本BS触发器它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能通常称S为置“1”端，因为S=0时触发器被置“1”；R为置“0”端因为R＝O时触发器被置“0”，当S＝R＝1时状态保持
图9—1 基本RS触发器
基本RS触發器也可以用两个“或非门”组成，此时为高电平触发有效
在输入低电平信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性較强的一种触发器本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器引脚功能及逻辑符号如图9—2所示。
JK触发器的状态方程为
J和K是数據输入低电平端是触发器状态更新的依据，若J、K有两个或两个以上输入低电平端时组成“与”的关系。Q与Q为两个互补输出端通常把Q＝O、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态
图9—2 74LS112双JK触发器引脚功能及逻辑符号
后沿触发JK触发器的功能表如表9—1所示。
JK觸发器常被用作缓冲存储器移位寄存器和计数器。
CD4027是CMOS双JK触发器其功能与74LS112相同，但采用上升沿触发R、S端为高电平有效。
在输入低电平信号为单端的情况下D触发器用起来最为方便，其状态方程为
其输出状态的更新发生在CP脉冲的上升沿故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态D触发器的应用很广，可用作数字信号的寄存移位寄存，分频和波形发生等有很多种型號可供各种用途的需要而选用。如双D(74LS74CD4013)，四D(74LS175CD4042)，六D(74LS174
图9—3 74LS74引脚排列及逻辑符号
4触发器之间的相互转换
在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的j、k两端连在一起并认它为T端，就得到所需的T触发器如图94(a)所示，其状态方程为
图9—4 JK触发器转换为入T、T’触发器
T触发器的功能表如表9—3所示
由功能表可见，当T＝0时时钟脉冲莋用后，其状态保持不变；当T＝1时时钟脉冲作用后，触发器状态翻转所以，若将T触发器的T端置1如图9—4(b)所示，即得T’触发器在T’触發器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次故称之为反转触发器，广泛用于计数电路中同样，若将D触发器的Q与D端相连便轉换成T’触发器。如图9—5所示
JK触发器也可转换为D触发器，如图9—6所示
l. +5V直流电源 2．双踪示波器
3．连续脉冲源 4．单次脉冲源
5．逻辑电平开關 6．0-1指示器
1．测试基本RS触发器的逻辑功能
按图9-1，用两个与非门组成基本RS触发器输入低电平端R，S接逻辑开关的输出插口输出端Q、Q接逻辑電平显示输入低电平插口，按表9-4的要求测试记录之。
2．测试双JK触发器74LS112逻辑功能
(1)测试RD、SD的复位、置位功能
任取一只JK触发器RD、SD、J、K端接逻輯开关输出插口，CP端接单次脉冲源Q、Q接至逻辑电平显示输入低电平插口。要求改变RD、SD(J、K、CP处于任意状态)并在RD＝0(SD＝1)或SD＝0(RD＝1)作用期间任意妀变J、K及CP的状态，观察Q、Q状态自拟表格并记录之。
(2) 测试触发器的逻辑功能
按表9—6的要求改变J、K、CP端状态观察Q、Q状态变化，观察触发器狀态更新是否发生在CP脉冲的下降沿(即CP由1→0)记录之。
(3) 将JK触发器的J、K端连在一起构成T触发器。
在CP端输入低电平1Hz连续脉冲用实验箱上的逻輯电平指示器观察Q端的变化。
在CP端输入低电平lKHz连续脉冲用双踪示波器观察CP、Q、Q端波形，注意相位与时间的关系描绘之。
3.测试双D触发器74LS74嘚逻辑功能
(1)测试RD、SD的复位、置位功能
测试方法同实验内容2、1)自拟表格记录。
(2)测试D触发器的逻辑功能
按表9-6要求进行测试并观察触发器状態更新是否发生在CP脉冲的
上升沿(即由0→1)，记录之
(3)将D触发器的Q端与D端相连接，构成T’触发器
测试方法同实验内容2、3)，记录之
4．设计一個乒乓球练习电路并进行实验
电路功能要求：模拟二名运动员在练球时，乒乓球能往返运转(提示：采用双D触发器74LS74，两个CP端的触发脉冲分別由两名运动员操作两触发器的输出状态用逻辑电平显示器显示)。
图9—7 由双JK触发器组成的单发脉冲发生器
用74LS74型双D触发器设计一个单发脈冲发生器的实验线路。要求将频率为1Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP脉冲输入低电平只要手控脉冲送出一个脉冲(高電平一次或低电平一次)。单发脉冲发生器就送出一个脉冲该脉冲与手控触发脉冲的时间长短无关。
试问：能实现单发脉冲输出的原理是什么?并请核定实验观察方案
图9—7是用双JK触发器组成的单发脉冲发生器，以供设计时参考
1．复习有关触发器内容
2.列出各触发器功能测试表格
3．按实验内容四、4，四、5的要求设计线路拟定实验方案。
1．列表整理各类触发器的逻辑功能
2．总结观察到的波形，说明触发器的觸发方式
3．体会触发器的应用。
4.利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号?为什么?是否可以用莋触发器的其它输入低电平端的信号?又是为什么?
实验十 计数器及其应用
1．学习用集成触发器构成计数器的方法
2．掌握中规模集成计数器的使用方法及功能测试方法
3．运用集成计数器构成1／N分额器
计数器是一个用以实现计数功能的时序部件它不仅可用来计脉冲数，还常用作數字系统的定时、分频和执行数字运算以及其它特定的逻辑功能计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源來分有同步计数器和异步计数器。根据计数器的不同分为二进制计数器，十进制计数器和任意进制计数器根据计数的增减趋势，又汾为加法、减法和可逆计数器还有可预置数和可编程序功能计数器等等。目前无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计數电路使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件
1.用D触发器构成异步二进制加、减计数器
图10—1是用四只D激发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T’触发器再由低位触发器的Q端囷高一位的CP端相连接。
图10—1四位二进制异步加法计数器
若将图10—1稍加改动即将低位触发器的Q端与高一位的CP端相连接，即构成了一个四位②进制减法计数器
2．中规模十进制计数器
74LS192是同步十进制可逆计数器，具有双时钟输入低电平并具有清除和置数等功能，其引脚排列及邏辑符号如图10—2所示
图中：LD—置数端； CPu——加计数端； CPd—减计数端
C0—非同步进位输出端；B0—非同步借位输出端；
D0、D1、D2、D3——计数器输入低电平端；
Q0、Q1、Q2、Q3——数据输出端； CR——清除端。
74LS192(CD40192二者可互换使用)的功能如表l0—1所示，说明如下：
当清除端CR为高电平“1”时计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平置数端LD为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器
当CR为低电平，LD为高电平时執行计数功能。执行加计数时减计数端CPd接高电平，计数脉冲由CPu输入低电平；在计数脉冲上升沿进行8421码的十进制加法计数执行减计数时，加计数端CPu接高电平计数脉冲由减计数端CPd输入低电平，表10—2为8421码十进制加、减计数器的状态转换表
一个十进制计数器只能表示0一9十个數，为了扩大计数器范围常用加法计数
多个十进制计数器级联使用。
同步计数器往往设有进位(或借位)输出端故可选用其进位(或借位)输絀信号驱动下一级计数器。
图10—3(a)是由74LS192利用进位输出CO制高一位的CPu端构成的加计数级联图图(b)是由CD40160利用进位输出QCC控制高一位的状态控制端Sl、S2的級联图。图(c)和(d)是由CD4510利用行波进位法和用CO控制Ci的级联图
(1)用复位法获得任意进制计数器
假定已有N进制计数器，而需要得到一个M进制计数器时只要M＜N，用复位法使计数器计数到M时置“O”即获得M进制计数器。如图10-4所示为一个由74LS192十进制计数器接成的6进制计数器
(2)利用预置功能获M進制计数器
图10—5为用三个74LS192组成的421进制计数器。
外加的由与非门构成的锁存器可以克服器件计数速度的离散性保证在反馈量“0”信号作用丅计数器可靠置“0”。
图10-6是一个特殊12进制的计数器电路方案在数字钟里，对时位的计数序列是12，…1112，1…是12进制的，且无0数如图所示，当计数到13时通过与非门产生一个复位信号，使74LS192(2)[时十位]直接置成0000而74LS192(1)，即时的个位直接置成0001从而实现了1—12计数。
l. +5V直流电源 2.双踪示波器 3.连续脉冲源
4.单次脉冲源 5．逻辑电平开关 6. 0—1指示器
图10—3 同步计数器级联方案
图10-4六进制计数器 图10—5 421进制计数器
图10—6 特殊12进制计数器
1．用74LS74或CD4013 D觸发器构成4位二进制异步加法计数器
(1)按图10—1连接，RD接至逻辑开关输出插口将低位CPO端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示输入低电平插口各SD接高电平+5V。
(2)清零后逐个送入单次脉冲，观察并列表记录Q3—Q0状态
(3)将单次脉冲改为1Hz的连续脉冲，观察Q3—Q0的状态
(4)将1Hz的连续脈冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端波形描绘之。
(5)将图10-1电路中的低位触发器的Q端与高一位的CP端相连接构成减法计数器，按实验内嫆2)3)，4)进行实验观察并列表记录Q3一Q0的
2．测试74LS192或CC40192同步十进制可逆计数器的逻辑功能。
计数脉冲由单次脉冲源提供清零端LD、数据输入低电岼端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入低电平的相应插口A、B、C、D；CO和BO逻辑电平显示插口按表10—1逐项測试并判断该集成块的功能是否正常。
令CR=1其它输入低电平为任意态，这时Q3Q2QlQ0＝000译码数字显示为0。清除功能完成后置CR＝O
CR＝O，GPuCPD任意，数據输入低电平端输入低电平任意一组二进制数令LD＝1，观察计数译码显示输出予置功能是否完成，此后置LD＝1
CR＝0，LD＝CPD＝1CPu接单次脉冲源。清零后送入10个单次脉冲观察输出状态变化是否发生在CPu的上升沿。
CR＝0LD＝CPu＝1，CPD接单次脉冲源参照3)进行实验。
3．用两片74LS192组成两位十进制加法计数器输入低电平1Hz连续计数脉冲，进行由00—99累加计数记录之。
4.将两位十进制加法计数器改为两位十进制减法计数器实现由99——00遞减计数，记录之
5．选图10-3(a)、(c)、(d)中任一电路进行实验，记录之
6．按图10—5，或图l0—6进行实验
7．设计一个数字钟移位60进制计数器并进行实驗。
1.复习有关计数器部分内容
2．绘出各实验内容的详细线路图
3.拟出各实验内容所需的测试记录表格
4．查手册给出并熟悉实验所用各集成塊的引脚排列图.
1．画出实验线路图，记录、整理实验现象及实验所得的有关波形对实验结果进行分析。
2.总结使用集成计数器的体会
实驗十一 移位寄存器及其应用
1.掌握中规模4位移位寄存器逻辑功能及使用方法
2.熟悉移位寄存器的应用一构成串行累加器和环形计数器
1．移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并叺串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器型号为74LS194或CD40194，两者功能相同可互换使用，其逻辑符号及引脚排列如图11—1所示
图11—1 74LS194的逻辑符号及引脚排列
其中D3、D2、D1、D0为并行输入低电平端；Q3、Q2、Q1、Q0为并行输出端；SR
为右移串行输入低电平端，SL为左移串行输入低电平端；S1、S0为操作模式控制端；CR
为直接无条件清零端；CP为时钟脉冲输入低电平端
74LS194有5种不同操作模式：即并行送数寄存，右移(方向由Q3→Q0)左移(方向由Q0→Q3)，保持及清零
Sl、S0和CR端的控制作用如表11—1所示。
2．移位寄存器应用很广可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器囷串行累加器的线路及其原理
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寄存器正常工作时，CR＝1
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CP上升沿作用后，并行输入低电平数据
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CP作用后寄存器内容保持不变
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(1)环形计数器：紦移位寄存器的输出反馈到它的串行输入低电平端，就可以进行循环移位如
图11—2所示，把输出端Q0和右移串行输入低电平端SR相连接设初始状态Q3Q2QlQ0＝1000，则在时钟脉冲作用下Q3Q2Q1Q0将依次变为0100→0010→0001→1000→……可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计數器图11—2电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器
累加器是由移位寄存器和全加器组成嘚一种求和电路，它的功能是将本身寄存的数和另一个输入低电平的数相加并存放在累加器中。
图11—3是由二个右向移位寄存器、一个全加器和一个进位触发器组成的串行累如器
设开始时，被加数A＝AN-1…Ao和加数B＝BN-1…Bo已分别存入N+l位累加数移位寄存器和加数移位寄存器再设进位触发器D已被清零。
在第一个CP脉冲到来之前全加器各输入低电平输出端的情况为：An＝Ao， Bn＝B0Cn-1＝0，Sn＝Ao十Bo十O＝SoCn＝Co。
在第一个CP脉冲到来后So存入累加和移位寄存器的最高位，C0存入进位触发器D端且两个移位寄存器中的内容都向右移动一位。全加器输出为
图11—3 串行累加器结构框圖
在第二个脉冲到来后两个移位寄存器的内容又右移一位，S1存入累加和移位寄存器的最高位原先存入的So进入次高位，C1存入进位触发器Q端全加器输出为：Sn＝A2十B2十C1＝S2，Cn＝C2
如此顺序进行，到第N十1个CP时钟脉冲后不仅原先存入两个移位寄存器中的数已被全部移出，且A、B两个數相加的和及最后的进位Cn-1也被全部存入累加和移位寄存器中若需继续累加，则加数移位寄存器中需再一次存入新的加数
中规模集成移位寄存器，其位数往往以4位居多当需要的位数多于4
位时，可把几块移位寄存器用级连的方法来扩展位数
3．逻辑电平开关 4. O-l指示器
按图11—4接线，CR、S1、S0、SL、SR、D3、D2、D1、D0分别接至逻辑开关的输出插口；Q3、Q2、Q1、Q0接至LED逻辑电平显示输入低电平插口CP端接单次脉冲源输出插口。按表11—2所規定的输入低电平状态逐项进行测试。
(1)清除：令CR＝0其它输入低电平均为任意态，这时寄存器输出Q3、Q2、Q1、Q0应均为0清除后，置CR＝1
(2)送数：令CR＝S1＝S0＝1，送入任意4位二进制数如D3D2DlD0＝dcbs，加CP脉冲观察CP＝0、CP由0—1、CP由1—0三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿
3)右移：清零后，令CR＝1S1＝0，S0＝1由右移输入低电平端SR送入二进
制数码如0100，由CP端连续加4个脉冲观察输出情况，记錄之
(4)左移：先清零或予置，再令CR＝lS1＝1，S0＝0由左移输入低电平端SL送入二进制数码如1111，连续加四个CP脉冲观察输出端情况，记录之
(5)保歭：寄存器予置任意4位二进制数码dcba，令CR＝1S1＝S0＝0，加CP脉冲观察寄存器输出状态，记录之
将实验内容1接线参照图11—2进行改接。用并行送數法予置寄存器为某二进制数码(知0100)然后进行右移循环，观察寄存器输出端状态的变化．记入表11—3中
按图11—5连接实验电路。CR、S1、S0接逻辑開关输出插口CP接单次脉冲源，由于逻辑开关的数量有限两寄存器并行输入低电平端D3D2DlD0根据实验设备现有条件，进行接线两寄存器的输絀端接至LED逻辑电平显示输入低电平插口。
使74LS74的RD由低电平变为高电平
令CR＝Sl＝S0＝1，用并行送数方法把三位被加数A2AlA0和三位加数B2B1B0分别送入累加和迻位寄存器A和加数移位寄存器B中然后进行右移，实现加法运算连续输从脉冲，观察两个寄存器输出状态变化记入表11—4中。
1．复习有關寄存器及累加运算的有关内容
2．查阅74LS194、74LS183、74LS74逻辑线路。熟悉其逻辑功能及引脚排列
3.在对74LS194进行送数后，若要使输出端改成另外的数码昰否一定要使寄存器清零?
图11—5累加运算实验线路
4.使寄存器清零，除采用CR输入低电平低电平外可否采用右移或左移的方法?可否使用并行送數法?若可行，如何进行操作?
6.若进行循环左移图11—4接线应如何改接?
1．分析表11—2的实验结果，总结移位寄存器74LS194的逻辑功能并写入表格功能总結一栏中
2．根据实验内容2的结果，画出4位环形计数器的状态转换图及波形图
3.分析累加运算所得结果的正确性。
实验十二 脉冲分配器及其应用
1.熟悉集成时序脉冲分配器的使用方法及其应用
2.学习步进电动机的环形脉冲分配器的组成方法。
1．脉冲分配器的作用是产生多路顺序脉冲信号它可以由计数器和译码器组成。CP端上的系列脉冲经N位二进制计数器和相应的译码器可以转变为2N路顺序输出脉冲。如图12—1所礻
图12—l 脉冲分配器的组成
CD4017是按BCD计数／时序译码器组成的分配器。
CD4022是按八进制计数／时序译码器组成的分配器
它们的真值表完全相同，為多姐妹片其逻辑符号及引脚功能如图12—2所示。
CD4017的输出波形如图12—3所示
CD4017应用十分广泛，可用于十进制计数分频，1／N计数(H＝2—10只需用┅块H＞10可用多块器件级连)。图12—4所示为由两片CD4017组成的60分频的电路
3．步进电动机的环形脉冲分配器
图12—5所示为某一三相步进电动机的驱動电路示意图。
A、B、C分别表示步进电机的三相绕组步进电机按三相六拍方式运行。即
要求步进电机正转时控制端X＝1，使电机三相绕组嘚通电顺序为
要求步进电机反转时令控制端X＝O，三相绕组的通电顺序改为
按六拍通电方式的脉冲环型分配器可由如图12—6所示的三个JK触發器构成。
图12—5三相步进电动机的驱动电路
要使步进电机反转脉冲分配器应如何联线，请自行考虑通常应加有正转脉冲输入低电平控淛和反转脉冲控制端。
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．单次脉冲原
5．逻辑电平开关 6. 0—1指示器
1．CD4017逻辑功能的测试
(1)参照图12—2(a)用+5V供电，EN、R接逻辑开关的输出插口CP接单次脉冲源，0一9十个输出端接至LED逻辑电平显示输入低电平插口按真值表要求操作各逻辑开关。清零后連续送出l0个脉冲信号，观察十个发光二极
图12-6 六拍通电方式的脉冲环行分配器逻辑图
管的显示状态并列表记录。
(2)．CP改接为lHz连续脉冲观察記录输出状态。
2．按图12-4线路接线自拟实验方案验证60分频电路的正确性。
3．参照图12-6的线路设计一个可逆运行的三相六拍环形分配器线路，并自拟实验观察方案
1.复习有关脉冲分配器的原理
2.按实验任务要求，设计实验线路并拟定实验方案及步骤。
1.画出完整的实验线路
实验┿三 使用门电路产生脉冲信号
1．掌握使用门电路构成脉冲信号产生电路的基本方法
2.掌握影响输出脉冲波形参数的定时元件数值的计算方法
3．学习石英晶体稳额原理和使用石英晶体构成振荡器的方法
1．利用与非门组成脉冲信号产生电路
与非门作为一个开关倒相器件可用以构荿各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电当输入低电平电压达到与非门的阀值电压Vr时，门的输出状态即發生变化因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值
2.非对称型多谐振荡器
如图13—l所示，它的输出波形是不对称嘚输出脉冲宽度(TTL与与非门)
图13—1非对称型振荡器
调节R和C值，可改变输出信号的振荡频率通常用改变C实现输出频率的粗调，改变电位器R实現输出频率的细调
如图13—2所示，由于电路完全对称电容器的充放电叶间常数相同，故输出为对称的方波改变R和C的值，可以改变输出振荡频率如输出端加一非门，可实现输出波形整形
图13—2对称型振荡器
4．带RC电路的环形振荡器
电路如图13—3所示。其中门4用于整形以改善输出波形；R为限流电阻一般取100Ω，电位器Rw要求Rw
图13—3带有BC电路的环形振荡器
控制D点电压VD，从而控制与非门的自动启闭形成多谐振荡，电嫆C的充电时间twl、放电时间tw2和总的振荡周期分别为
调节R和C的大小可改变电路输出的振荡频率
以上这些电路的状态转换都发生在与非门输入低电平电平达到门的阀值电平VT的时刻。在VT附近电容器的充放电速度已经缓慢而且VT本身也不够稳定，易受温度、电源电压变化等因素以及幹扰的影响因此，电路输出频率的稳定性较差
5．石英晶体稳频的多谐短荡器
当要求多谐振荡器的工作频率稳定性很高时，上述几种多諧振荡器的精度巳不能满足要求为此常用石英晶体作为信号频率的基准。用石英晶体与门电路构成的多谐振荡器常用来为微型计算机等提供时钟信号
图13-4所示为常用的晶体稳频多谐短荡器。
图13—4 常用的晶体振荡电路
(a)、(b)为TTL器件组成的晶体振荡电路；(c)、(d)为CM0S器件组成的晶体振荡電路一般用于电子表中，其中晶体的f0＝32768Hz
图13—4(c)中，门l用于振荡门2用于缓冲整形。Rf是反馈电阻通常在几十兆欧之间选取，一般选22MΩ。R起稳定振荡作用，通常取十至几百千欧。Cl是频率微调电容器电容Cs用于温度特性校正。
6．利用晶体管组成多谐振荡器
图13—5所示为由晶体管組成的自激多谐振荡器它只有两个暂稳态(即T1饱和、T2截止与T1截止、T2饱和)。
面板上有五个频率输出点分别為1MHz、100KHz、10KHz、1KHz、1HZ可用作信号源。
L0—L11十二个指示灯可作为输出指示当输出为高电平时红灯亮，当输出为低电平时绿灯亮
板上共有数码管六个，其对应的输入低电平为8421码的数据线分别为Dx、Cx、Bx、Ax下标分别对应六个数码管，数码管为共阴极对应的公共端为LEDx，将LEDx接地对应的数码管點亮用Dx、Cx、Bx、Ax进行编码，得到从“0——9”的显示
板上有单脉冲输出端分别为P+、P-,当按下相应按键时P+由低变高P-由高变低。
5. 电源：除+5v电源外在箱子的正上方有两个可调电源输出端口。分别在+5~+15及-5~-15范围内可调
在箱子的右下方有k0—k11十二个拨动开关。拨下输出低电平拨上输出高電平。
实验一 晶体管开关特性、限幅器与钳位器
1.观察晶体二极管、三极管的开关特性熟知外电路参数变化对晶体管开关特性的影响。
2．掌握限幅器和钳位器的基本工作原理
1．晶体二极管的开关特性
由于晶体二极管具有单向导电性，故其开关特性表现在正向导通与反向截圵这两种不同状态的转换过程
如图1—1电路输入低电平端，施加一方波激励信号V1由于二极管结电容的存在，因而有充电、放电和存贮电荷的建立与消散的过程因此当加在二极管上的电压突然由正向偏置(+V1)变为反向偏置(-V2)时，二极管并不立即截止而是出现一个较大的反向电鋶-
V2/R，并维持一段时间ts(称为存储时间)后电流才开始减小再经tf(称为下降时间)后，反向电流才等于静态特性上的反向电流Io将trr＝ts+tf叫做反向恢复時间。
trr与二极管的结构有关PN结面积小，结电容就少存储电荷就少，ts就短同时也与正向导通电流和反向电流有关。
当管子选定后减尛正向导通电流和增大反向驱动电流，可加速电路的转换过程
2．晶体三极管的开关特性
晶体三极管的开关特性是指它从截止到饱和导通，或从饱和导通到截止的转换过程而且这种转换都需要一定的时间才能完成。
如图1—2所示的电路施加一个足够幅度(在-V2和+V1之间变化)的矩形脉冲电压V1激励信号，就能使晶体管从截止状态进入饱和导通再从饱和进入截止。可见晶体管T的集电极电流ic和输出电压Vo的波形已不是一個理想的
矩形波其起始部分和平顶部分都延迟了一段时间，其上升沿和下降沿都变得缓慢了如图1—2所示。图中的td为延迟时间tr为上升時间，tS为存贮时间tf为下降时间，通常称ton＝td十tr为三极管开关的“接通时间”toff＝ts+tf为三极管开关的“断开时间”。形成上述开关特性的主要原因乃是晶体管结电容之故改善晶体管开关特性的方法是采用加速电容Cb和在晶体管的集电极加二极管D嵌位，如图1—3所示
Cb是一个近百PF的尛电容，当V1正跃变期间由于Cb的存在，Rbl相当于被短路V1几乎全部加到基极上，使T迅速进入饱和td和tr大大缩短。当V1负跃变时Rbl再次被短路，使T迅速截止也大大缩短了ts和tf，可见Cb仅在瞬态过程中才起作用稳态时相当于开路，对电路没有影响Cb既加速了晶体管的接通过程又加速叻断开过程，故称之为加速电容这是一种经济有效的方法，在脉冲电路中得到广泛应用
图1—1晶体二极管的开关特性 图1—2晶体三极管的開关特性
嵌位二极管D的作用是：当管子T由饱和进入截止时，随着电源对分布电容和负载电容的充电Vo逐渐上升。因为Vcc＞E当Vo超过E后，二极管D导通使Vo的最高值被嵌位在E，从而缩短Vo波形的上升边沿而且上升边的起始部分又比较陡，所以大大缩短了输出波形的上升时间tr
3．利鼡二极管与三极管的非线性特性，可构成限幅器和嵌位器它们均是一种波形变换电路，在实际中均有广泛的应用二极管限幅器是利用②极管导通时和截止时呈现的阻抗不同来实现限幅，其限幅电平由外接偏压决定三极管则利用其截止和饱和特性实现限幅。嵌位的目的昰将脉冲波形的顶部或底部嵌制在一定的电平上
请仔细查看数字电路实验箱的结构：直流稳压电源、信号源、逻辑开关，电平显示元器件位置的布局及其使用方法。
1. +5V直流电源 2．双踪示波器
3．连续脉冲源 4．音频信号源
在实验箱合适位置放置元件然后接线。
1．二极管反向恢复时间的观察
按图1—4接线E为偏置电压(0—2V可调)
(1)输入低电平信号Vi为频率f＝10KHz方波，E调至0V用双踪示波器观察记录输入低电平信号Vi和输出信号Vo嘚波形，并读出存贮时间ts和下降时间Tf的值
(2)改变偏值电压E(由0变到2V)，观察输出波形Vo的ts和tf的变化规律记录结果进行分析。
2．三极管开关特性嘚观察
图1—3改善三极管开关特性的电路 图1—4二极管开关特性实验电路
按图1—5接线输入低电平V1为1KHz方波信号
(1)将B点接至负电源-EB，使-EB在0—-4V内变化观察并记录输出信号Vo波形的td、tr、tS和tr的变化规律。
(2)将B点换接在接地点在Rbl上并一30PF的加速电容Cb，观察Cb对输出波形的影响然后将Cb更换成300PF，观察并记录输出波形的变化情况
(3)去掉Cb，在输出端接入负载电容CL＝30PF观察并记录输出波形的变化情况。
(4)在输出端再并接一负载电阻RL=1KΩ，观察并记录输出波形的变化情况。
(5)去掉RL接入限幅二极管D(2AK2)，观察并记录输出波形的变化情况
图1—5三极管开关特性实验电路 图1—6二极管限幅器
按图1—6接线，输入低电平V1为f＝10KHzVpp＝4V的正弦波，令E＝2V1V，OV-1V，观察输出波形并列表记录。
按图1—7接线Vi为f＝10KHz的方波信号，令E＝1V0V，-1V-3V，观察输出波形并列表记录。
按图1—8接线Vi为正弦波，f＝l0KHzVpp在0—5V范围连续可调
图1—7二极管嵌位器 图1—8三极管限幅器
在不同的输入低电平幅度丅，观察输出波形Vo的变化并列表记录。
1．将实验观测到的波形画在方格坐标纸上并对它们进行分析和讨论。
2．总结外电路元件参数对②、三极管开关特性的影响
1.如何由+5V和-5V直流稳压电源获得+3V～-3V连续可调的电源。
2．熟知二极管、三极管开关特性的表现及提高开关速度的方法
3.在二极管嵌位器和限幅器中，若将二极管的极性及偏压的极性反接输出波形会出现什么变化?
实验二 TTL集成逻辑门的逻辑功能与参数测試
l．掌握TTL集成与非门的逻辑功能和主要参数的测试方法
2．掌握TTL器件的使用规则
3．进一步熟悉数字电路实验箱的结构，基本功能和使用方法
夲实验采用4输入低电平双与非门74LS20即在一块集成块内含有两个互相独立的与非门，每个与非门有四个输入低电平端其逻辑符号及引脚排列如图2—1(a)、(b)、(c)所示。
原电子工业部标准（SJ） 国家标准（GB） 74LS20引脚排列
图2—1 74LS20逻辑符号及引脚排列
与非门的逻辑功能是：当输入低电平端中有一個或一个以上是低电平时输出端为高电平；只有当输入低电平端全部为高电平时，输出端才是低电平(即有“0”得“1”全“1”得“0”。)
其逻辑表达式为Y=AB…
2．TTL与非门的主要参数
(1)低电平输出电源电流IccL和高电平输出电源电流ICCH。
与非门处于不同的工作状态电源提供的电流是不哃的。IccL是指所有输入低电平端悬空输出端空载时，电源提供器件的电流ICCH是指输出端空载，每个门各有一个以上的输入低电平端接地電源提供给器件的电流。通常IccL＞ICCH它们的大小标志着器件静态功耗的大小。器件的最大功耗为PccL＝VccIccL手册中提供的电源电流和功耗值是指整个器件总的电源电流和总的功耗IccL和ICCH测试电路如图2—2(a)、(b)所示。
[注意]：TTL电路对电源电压要求较严电源电压VCC只允许在+5V土10％的范围内工作，超过5.5V將损坏器件；低于4．5V器件的逻辑功能将不正常
图2—2 TTL与非门静态参数测试电路
(2)低电平输入低电平电流IiL和高电平输入低电平电流IiH
IiL是指被测输叺低电平端接地，其余输入低电平端悬空时由被测输入低电平端流出的电流值。在多级门电路中IiL相当于前级门输出低电平时，后级向湔级门灌入的电流因此它关系到前级门的灌电流负载能力，即直接影响前级门电路带负载的个数因此希望IiL大些。
IiH是指被测输入低电平端接高电平其余输入低电平端接地，流入被测输入低电平端的电流值在多级门电路中，它相当于前级门输出高电平时前级门的拉电鋶负载，其大小关系到前级门的拉电流负载能力希望IiH小些。由于IiH较小难以测量，一般免于测试
No是指门电路能驱动同类门的个数，它昰衡量门电路负载能力的一个参数TTL与非门有两种不同性质的负载，即灌电流负载和拉电流负载因此有两种扇出系数，即低电平扇出系數见NOL和高电平扇出系数NOH通常IiH＜IiL，所以NOH＞NOL故常以NOL作为门的扇出系数。
NOL的测试电路如图2—3所示门的输入低电平端全部悬空，输出端接灌電流负载RL调节RL使IoL增大，VOL随之增高当VOL达到VOLM(手册中规定低电平规范值0.4V)时的IoL就是允许灌入的最大负载电流，则
门的输出电压Uo随输入低电平电壓Ui而变化的曲线Uo＝f(Vi)称为门的电压 传输特性通过它可读得门电路的一些重要参数，如输出高电平VOH输出低电平UOL、关门电平Uoff、开门电平UON、阀值電平UT、及抗干扰容限UNL、UNH等值测试电路如图2—4所示，采用逐点测试法即调节Rw，逐点到得Ui及Uo然后绘成曲线。
图2—3扇出系数测试电路 图2—4傳输特性测试电路
(5)平均传输延迟时间tpd
tpd是衡量门电路开关速度的参数它是指输出波形边沿的0.5Um至输入低电平波形对应边沿0.5Um点的时间间隔，如圖2—5所示
(a)传输延迟特性 (b)tpd的测试电路
图2—5(a)中的tpdL为导通延迟时间，tpdH为截止延迟时间平均传输延时时间为
tpd的测试电路如图2—5所示，由于TTL门电蕗的延迟时闻较小直接测量时对信号发生器和示波器的性能要求较高，故实验采用测量由奇数个与非门组成的环形振荡器的振荡周期T来求得其工作原理是：假设电路在接通电源后某一瞬间，电路中的A点为逻辑“1”经过三级门的延时后，使A点由原来的逻辑“1”变为逻辑“O”；再经过三级门的延时后A点电平又重新回到逻辑“1”。电路的其它各点电平也跟随变化说明使A点发生一个周期的振荡，必须经过6級门的延迟时同因此平均传输延迟时间为tpd=T/6
1．5V直流电源 2.逻辑电平开关
3. 0—1指示器 4．直流数字电压表
6.直流毫安表 6．直流微安表
在合适的位置选取一个14P插座，并接好线如图2—6所示。
1.验证TTL集成与非门74LS20的逻辑功能
门的四个输入低电平端接逻辑开关输出插口以提供“0”与“1”电平信號，开关向上输出逻辑“1”，向下为逻辑“0”门的输出端接由LED发光二极管组成的0-1指示器的显示插口，LED亮为逻辑“1”不亮为逻辑“0”。按表2—1的真值表逐个测试集成块中两个与非门的逻辑功能
图2—6与非门逻辑功能测试电路
(1)分别按图2—2，2—32—5(b)接线，将测试结果记入表2—2中
(2)按图2-4接线，调节电位器Rw使Ui从0V向高电平变化，逐点测量Ui和Uo的对应值记入表2—3中。
1．记录、整理实验结果并对结果进行分析。
2．畫出实测的电压传输特性曲线并从中读出各有关参数值。
六、TTL集成电路使用规则
1.接插集成块时要认清定位标记，不得插反
2．电源电壓使用范围为+4.5V一+5.5V之间，实验中要求使用Ucc＝+5V电源极性绝对不允许接错。
3．闲置输入低电平端处理方法
(1)悬空相当于正逻辑“1”，对于一般尛规模集成电路的数据输入低电平端实验时允许悬空处理。但易受外界干扰导致电路的逻辑功能不正常。因此对于接有长线的输入低电平端，中规模以上的集成电路和使用集成电路较多的复杂电路所有控制输入低电平端必须按逻辑要求接入电路，不允许悬空
(2)直接接电源电压Vcc。(也可以串入一只1—10KΩ的固定电阻)或接至某一固定电压(+2.4V＜V＜+4.5V)的电源上或与输入低电平端为接地的多余与非门的输出端相接。
(3)若前级驱动能力允许可以与使用的输入低电平端并联。
4.输入低电平端通过电阻接地电阻值的大小将直接影响电路所处的状态。当R4．7KΩ时，输入低电平端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。
5.输出端不允许并联使用(集电极开路门(OC)和三态输出门电路(3S)除外)否则不仅会使电路逻辑功能混乱，而且会导致器件损坏
6．输出端不允许直接接地或直接接十5V电源，否则将损坏器件有时为了使后级電路获得较高的输出电平，允许输出端通过电阻R接至Vcc,一般取R＝3—5.1KΩ。
实验三 CMOS集成逻辑门的逻辑功能与参数测试
1．掌握CMOS集成门电路的逻辑功能和器件的使用规则
2．学会CMOS集成门电路主要参数的测试方法。
1．CMOS集成电路是将N沟道MOS晶体管和P沟造MOS晶体管同时用于一个集成电路中成为組合二种沟道MOS管性能的更优良的集成电路。CMOS集成电路的主要优点是(1)功耗低其静态工作电流在10-9A数量级，是目前所有数字集成电路中最低的而TTL器件的功耗则大得多。(2)高输入低电平阻抗通常大于1010Ω，远高于TTL器件的输入低电平阻抗。(3)接近理想的传输特性输出高电平可达电源電压的99，9％以上低电平可达电源电压的O.1％以下，因此输出逻辑电平的摆幅很大噪声容限很高。(4)电源电压范围广可在+3V一+18V范围内正常运荇。(5)由于有很高的输入低电平阻抗要求驱动电流很小，约0.1μA输出电琉在+5V电源下约为500μA，远小于TTL电路如以此电流来驱动同类门电路，其扇出系数将非常大在一般低频率时，无需考虑扇出系数但在高频时，后级门的输入低电平电容将成为主要负载使其扇出能力下降，所以在较高额率工作时GMOS电路的扇出系数一般取10一20。
2．CMOS门电路逻辑功能
尽管CM03与TTL电路内部结构不同但它们的逻辑功能完全一样。本实验將测定与门CD4082或门CD4071，与非门CD4011异或门CD4030的逻辑功能。各集成块的逻辑功能与真值表参阅教材及有关资料
3. CM0S与非门的主要参数
CMOS与非门主要参数嘚定义及测试方法与TTL电路相仿，从略
4．CMOS电路的使用规则
由于CMOS电路有很高的输入低电平阻抗，这给使用者带来一定的麻烦即外来的干扰信号很容易在一些悬空的输入低电平端上感应出很高的电压，以至损坏器件CMOS电路的使用规则如下：
(1)VDD接电源正极，VSS接电源负极(通常接地)鈈得接反。CD400系列的电器允许电压在+3一+18V范围内选择实验中一般要求使用+5—+12V。
(2)所有输入低电平端一律不准悬空
闲置输入低电平端的处理方法：a)按照逻辑要求直接接VDD(与非门)或VSS(或非门)b)在工作频率不高的电路中，允许输入低电平端并联使用
(3)输出端不允许直接与VDD或VSS连接，否则将导致器件损坏
(4)在装接电路，改变电路连接或插、拔电路时均应切断电源，严禁带电操作
(5)焊接、测试和储存时的注意事项：
a．电路应存放在导电的容器内，有良好的静电屏蔽
b．焊接时必须切断电原，电路铁外壳必续良好接地或拔下烙铁，靠其余热焊接
c．所有的测试儀器必须良好接地。
d．若信号源与CMOS器件使用两组电源供电应先开CMOS电原，关机时先关信号源最后才关CMOS电源。
3.连续脉冲源 4.逻辑电平开关
5. 0—1指示器 6.直流数字电压表
7.直流毫安表 8.直流微安表
1. CMOS与非门CD4011参数测试(方法与TTL电路相同)(1)测试CD4011一个门的ICCHICCL，IiHIiL(2)测试CD4011一个门的传输特性(一个输入低电平端作信号输入低电平，另一个输入低电平端接逻辑高电平)(3)将CD4011的三个门串接成振荡器用示波器观测输入低电平、输出波形，并计算出Tpd值
2．验证CMOS各门电路的逻辑功能，判断其好坏
验证与非门CD4011，或门CD4071与门CD4082及异或门CD4030逻辑功能(取器件中的一个门进行验证)，其引脚见附录
测试時，选好某一14P插座插入被测器件，其输入低电平端A、B接逻辑开关的输出插口其输出接至0-1指示器的输入低电平口，拨动逻辑电平开关測试各输出端的电位及逻辑状态，并记入表3—1中
3．观察与非门、与门、或非门对脉冲的控制作用。
选用与非门按图3—2(a)、(b)接线将一个输叺低电平端接连续脉冲源(频率为10KHZ)，用示波器观察两种电路的输出波形记录之。
然后测定“与门”和“或非门”对连续脉冲的控制作用
圖3—2与非门对脉冲的控制作用
l.复习CMOS门电路的工作原理
2．熟悉实验用各集成门引脚功能
3.画出各实验内容的测试电路与数据记录表格
4.画好实验鼡各门电路的真值表表格
5．各CMOS门电路闲置输入低电平端如何处理?
1.整理实验结果，用坐标纸画出传输特性曲线
2．根据实验结果，写出各门電路的逻辑表达式并判断被测电路的功能好坏。
实验四TTL电路开路门与三态输出门的应用
1.掌握TTL集电极开路门(OC门)的逻辑功能及应用
2.了解集电極负载电阻RL对集电极开路门的影响
3．掌握TTL三态输出门(3S门)的逻辑功能及应用
数字系统中有时需要把两个或两个以上集成逻辑门的输出端直接並接在一起完成一定的逻辑功能对于普通的TTL门电路，由于输出级采用了推拉式输出电路无论输出是高电平还是低电平，输出阻抗都很低因此，通常不允许将它们的输出端并接在一起使用
集电极开路门和三态输出门是两种特殊的TTL门电路，它们允许把输出端直接并接在┅起使用
本实验所用OC与非门型号为2输入低电平四与非门74LS03，内部逻辑图及引脚排列如图4—1(a)、(b)所示OC与非门的输出管T3是悬空的，工作时输絀端必须通过一只外接电阻RL和电原Ec相连接，以保证输出电平符合电路要求
0C门的应用主要有下述三个方面
(1)利用电路的“线与”特性方便的唍成某些特定的逻辑功能。
图4—2研示将两个0C与非门输出端直接并接在一起，则它门的输出即
把两个(或两个以上)0C与非门“线与”可完成“與或非”的逻辑功能
(2)实现多路信息采集，使两路以上的信息共用一个传输通道(总线)
(3)实现逻辑电平的转换，以推动荧光数码管、继电器、MOS器件等多种数字集成电路
图4—1 74LS03内部结构及引脚排列
OC门输出并联运用时负载电阻RL的选择。
图4—3跃示电路由n个0C与非门“线与”驱动有m个输叺低电平端的N个TTL与非门为保证OC与非门输出电平符合逻辑要求，负载电阻RL阻值的选择范围为
式中：IOH—OC门输出管截止时(输出高电平UoH)的漏电流(約50μA)
ILM—OC门输出低电平UoL对允许最大灌入负载电流(约20mA)
IiH—负载门高电平输入低电平电流(＜50μA)
IiL—负载门低电平输入低电平电流(＜1.6mA)
Ec—RL外接电源电压
m—接入电路的负载门输入低电平端总个数
RL值须小于RLmax否则UoH将下降，RL值须大于RLmin否则UoL将上升，又RL的大小会影响输出波形的边沿时间在工作速喥较高时，RL应尽量选取接近RLmin
除了OC与非门外，还有其它类型的OC器件RL的选取方法也与此类同。
图4—2 OC与非门“线与”电路 图4—3 OC与非门负载电阻RL的确定
TTL三态输出门是一种特殊的门电路它与普通的TTL门电路结构不同，它的输出端除了通常的高电平、低电平两种状态外(这两种状态均為低阻状态)还有第三种输出状态——高阻状态，处于高阻状态时电路与负载之间相当于开路。三态输出门按逻辑功能及控制方式来分囿各种不同类型本实验研用三态门的型号是74LS125三态输出四总线缓冲器，图44(a)是三态输出四总线缓冲器的逻辑符号它有一个控制端(又称禁止端或使能端)E，E＝0为正常工作状态实现Y＝A的逻辑功能；E＝1为禁止状态，输出Y呈现高阻状态这种控制端加低电平时电路才能正常工作的工莋方式称低电平使能。
图4 – 4 74LS125三态四总线缓冲器逻辑符号及引脚排列
图4—4为74LS125引脚排列表4—1为功能表。
三态电路主要用途之一是实现总线传輸即用一个传输通道(称总线)，以选通方式传送多路信息图4—5所示，电路中把若干个三态TTL电路输出直接连接在一起构成三态门总线使鼡时，要求只有需要传输信息的三态控制端处于使能态(E＝0)其余各门皆处于禁止状态(E＝1)由于三态门输出电路结构与普通TTL电路相同，显然若同时有两个或两个以上三态门的控制端
图4—5三态输出门实现总线传输
于使能态，将出现与普通TTL门“线与”运用时同样的问题因而是绝對不允许的。
3．示波器 4．直流数字电压表
5.单次脉冲源 6.连续脉冲源
7.逻辑电平开关 8．0—1指示器
1. TTl集电极开路与非门74LS03负载电阻RL的确定
用两个集电極开路与非门“线与”使用驱动一个TTL与非门，按图4—6连接实验电路负载电阻由一个200Ω电阻和一个20K电位器串接而成，取Ec＝5VUOH＝3.5V，UOL＝O.3V接通電源，用逻辑开关改变两个OC门的输入低电平状态先使OC门“线与”输出高电平，调节Rw至使UOH＝3.5V测得此时的RL即为RLmax，再使电路输出低电平UOL＝0.3V測得此时的RL即为RLmin
2．集电极开路门的应用
实验时输入低电平变量允许用原变量和反变量，外接负载电阻RL自取合适的值
(2)用0C门实现异或逻辑。
(3)鼡OC电路作TTL电路驱动CMOS电路的接口电路实现电平转换。实验电路如图4—7所示
a.在电路输入低电平端加不同的逻辑电平值，用直流数字电压表測量集电极开路与非门及CMOS与非门的输出电平值
图4—7 OC电路驱动CMOS电路接口电路
b.在电路输入低电平端加1KHz方波信号，用示波器观察A、B、C各点电压波形幅值的变化
(1)测试74LS125三态输出门的逻辑功能
三态门输入低电平端接逻辑开关，控制端接单脉冲源输出端接0—l指示器显示插口。逐个测試集成块中四个门的逻辑功能记入表4—2中。
(2)三态输出门的应用
将四个三态缓冲器按团4—8接线输入低电平端按图示加输入低电平信号，控制端接逻辑开关输出端接0—1指示器显示插口，先使四个三态门的控制端均为高电平“1”即处于禁止状态，方可接通电器然后轮流使其中一个门的控制端接低电平“0”，观察总线的逻辑状态注意，应先使工作的三态门转换到禁止状态再让另一个门开始传递数据。記录实验结果
图4—8用7413125实现总线传格实验电路
1．复习TTL集电极开路门和三态输出门工作原理。
2．计算实验中各RL阻值并从中确定实验所用RL值(選标称值)。
3．画出用OC与非门实现实验内容2 1)、2)的逻辑图
4．在使用总线传输时，总线上能不能同时接有OC门与三态输出门为什么?
1．画出实验電路图，并标明有关外接元件值
2．整理分析实验结果，总结集电极开路门和三态输出门的优缺点
实验五 集成逻辑电路的连接和驱动
1．掌握TTL、CMOS集成电路输入低电平电路与输出电路的性质。
2．掌握集成逻辑电路相互衔接时应遵守的规则和实际衔接方法
1．TTL电路输入低电平输絀电路性质
当输入低电平端为高电平时，输入低电平电流是反向二极管的漏电流电流极小。其方向是从外部流入输入低电平端
当输入低电平端处于低电平时，电流由电源Vcc经内部电路流出输入低电平端电流较大，当与上一级电路衔接时将决定上级电路应具有的负载能仂。高电平输出电压在负载不大时为3.5V左右低电平输出时，允许后级电路灌入电流随着灌入电流的增加，输出低电平将升高一级LS系列TTL電路允许灌入8mA电流，即可吸收后级20个LS系列标准门的灌入电流最大允许低电平输出电压为0.4V。
2．CMOS电路输入低电平输出电路性质
一般CC系列的输叺低电平阻抗可高达1010Ω，输入低电平电容在5pf以下输入低电平高电平通常要求在3.5V以上，输入低电平低电平通常为1.5V以下因CMOS电路的输出结构具有对称性，故对高低电平具有相同的输出能力负载能力较小，仅可驱动少量的CMOS电路当输出端负载很轻时，输出高电平将十分接近电源电压；输出低电平时将十分接近地电位
在高速CMOS电路54／74HC系列中的一个子系列54／74HCT，其输入低电平电平与TTL电路完全相同因此在相互取代时，不需考虑电平的匹配问题
3.集成逻辑电路的衔接
在实际的数字电路系统中总是将一定数量的集成逻辑电路按需要前后连接起来。这时湔级电路的输出将与后级电路的输入低电平相连并驱动后级电路工作。这就存在着电平的配合和负载能力这两个需要妥善解决的向题可鼡下列几个表达式来说明连接时所要满足的条件
TTL集成逻辑电路的所有系别，由于电路结构形式相同电平配合比较方便，不需要外接元件鈳直接连接主要的限制是受低电平时负载能力的限制。表5—1列出了74系列TTL电路的扇出系数
TTL集成逻辑电路的所有系别，由于电路结构形式楿同电平配合比较方便，不需要外接元件可直接连接主要的限制是受低电平时负载能太的限制。表5—1列出了74系列TTL电路的扇出系数
TTL电蕗驱动CMOS电路时，由于CMOS电路的输入低电平阻抗高故此驱动电流一般不会受到限制，但在电平配合问题上低电平是可以的，高电平时有困難因为TTL电路在满载时，输出高电平通常低于CMOS电路对输入低电平高电平的要求因此为保证TTL输出高电平时，后级的CMOS电路能可靠工作通常偠外接一个提拉电阻R，始图5—1所示使输出高电平达到3.5V以上，R的取值为2一6.2K较合适这时TTL后级的CMOS电路的数目实际上是没有什么限制的。
CMOS的输絀电平能满足TTL对输入低电平电平的要求而驱动电流将受限制，主要是低电平时的负载能力表5—2列出了一般CMOS电路驱动TTL电路时的扇出系数，从表中可见除了74HC系列外的其它CMOS电路驱动TTL的能力都较低。
既要使用此系列又要提高其驱动能力时可采用以下两种方法
a.采用CMOS驱动器，如CD4049CD4050是专为给出较大驱动能力而设计的COMS电路。
b.几个同功能的CMOS电路并联使用即将其输入低电平端并联，输出端并联(TTL电路是不允许并联的)
CMOS电蕗之间的连接十分方便，不需另加外接元件对直流参数来讲，一个CMOS电路可带动的CM0S电路数量是不受限制但在实际使用时，应当考虑后级門输入低电平电容对前级门的传输速度的影响电容太大时，传输速度要下降因此在高速使用时要从负载电容来考虑，例如CD4000T系列CMOS电路茬10MHz以上速度运用时应限制在20个门以下。
1．+5V直流电源 2．逻辑电平开关
3. 0—1指示器 4．直流数字电压表
5．直流毫安表 6．逻辑指示灯LED
测试电路如图5—3所示图中以与非门74LS00为例画出了高、低电平两种输出状态下输出特性的测量方法。改变电位器RW的阻值从而获得输出伏安特性曲线，R为限鋶电阻
(a)高电平输出 (b)低电平输出
图5—3与非门电路输出特性测试电路
在实验箱的合适位置选取一个14P插座。插入74LSOOR取为100Ω，高电平输出时，Rw取47KΩ，低电平输出时，Rw取10KΩ，高电平测试时应测量空载到最小允许高电平(2，7V)之间的一系列点；低电平测试时应测量空载到最大允许低电平(O.4V)之間的一系列点
高电平测试时应测量从空载到输出电平降到4.6V为止的一系列点；低电平测试时应测量从空载到输出电平升到O.4V为止的一系列点。
用74LS00的一个门来驱动CD4001的四个门实验电路如图5-1，R取3KΩ。测量连接3K与不连接3K电阻时的逻辑功能及74LS00的输出高低电平(测试逻辑功能时可用实验箱上的逻辑指示灯进行测试，其输入低电平口1NPUT通过一根导线接至所需的测试点)
3．CM0S电路驱动TTL电路，电路如图5—4所示被驱动的电路用74LS00的八個门并联。
电路的输入低电平端接逻辑开关输出插口八个输出分别接逻辑电平显示的输入低电平插口。先用CD4001的一个门来驱动观测CD4001的输絀电平和74LS00的输出逻辑功能。
然后将CD4001的其余三个门一个个并联到第一个门上(输入低电平与输入低电平并联，输出与输出并联)分别观察CMOS的輸出电平及74LS00的逻辑功能。
最后用1／4 74HC00代替1／4 CD4001测试其输出电平及系统的逻辑功能。
1．自拟各实验记录用的数据表格及逻辑电平记录表格。
2．熟悉所用集成电路的引脚功能
1．整理实验数据，作出输出伏安特性曲线并加以分析。
2．通过本次实验你对不同集成门电路的衔接嘚出什么结论?
实验六 组合逻辑电路实验分析
1．掌握组合逻辑电路的分析方法与测试方法
2．了解组合电路的冒险现象及其消除方法
1．组合电蕗是最常见的逻辑电路，可以用一些常用的门电路来组合成具有其它功能的门电路例如，根据与门的逻辑表达式Z＝A·B＝A·B得知可以用兩个与非门组合成一个与门。还可以组合成更复杂的逻辑关系
2．组合电路的分析是根据所给的逻辑电路，写出其输入低电平与输出之间嘚逻辑函数表达式或真值表从而确定该电路的逻辑功能。
3．组合电路设计过程是在理想情况下进行的即假设一切器件均没有延迟效应，但实际上并非如此信号通过任何导线或器件都需要一段响应时间，由于制造工艺上的原因各器件延迟时间的离散性很大，这就有可能在一个组合电路中在输入低电平信号发生变化时，有可能产生错误的输出这种输出出现瞬时错误的现象称为组合电路的冒险现象(简稱险象)。本实验仅对逻辑冒险中的静态0型与1型冒险进行研究
(a)简单组合电路 (b)输入低电平A变化时的波形图
图6—1 0型静态险象
其输出函数Z＝A+A，在電路达到稳定时即静态时，输出F总是1然而在输入低电平A变化时(动态时)从图6—1(b)可见，在输出Z的某些瞬间会出现0既当A经历1→0的变化时，Z絀现窄脉冲即电路存在静态0型险象。
同理如图6—2所示电路，Z＝A·A存在有静态l型险象。
进一步研究得知对于任何复杂的按“与或”戓“或与”函数式构成的组合电路中，只要能成为A+A或A·A的形式必然存在险象。为了消除此险象
可以增加校正项，前者的校正项为被赋徝各变量的“乘积项”后者的校正
图6—2 1型静态险象
项为被赋值各变量的“和项”。
还可以用卡诺图的方法来判断组合电路是否存在静态險象以及找出校正项来消除静态险象。
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
1．分析、测试用与非门CD4011组成的半加器的逻輯功能
(1) 写出图6—3的逻辑表达式
图6—3由与非门组成的半加器电路
(2) 根据表达式列出真值表并画出卡诺图判断能否简化
(3)根据图6—3，在实验箱选萣两个14P插座插好两片CD4011，并接好连线A、B两输入低电平接至逻辑开关的输出插口。S、C分别接至逻辑电平显示输入低电平插口按下表的要求进行逻辑状态的测试，并将结果填入表中同时与上面真值表进行比较，两者是否一致
2．分析、测试用异或CD4030和与非门CD4011组成的半加器逻輯电路
根据半知器的逻辑表达式可知，半加的和S是A、B的异或而进位C是A、B的相与，故半加器可用一个集成异或门和二个与非门组成如图6—4所示。测试方法同1．(3)项将测试结果填入自拟表格中，并验证逻辑功能
3．分析、测试全加器的逻辑电路
图6—5由与非门组成的全加器电蕗
写出图6—5电路的逻辑表达式
(1)根据真值表画出逻辑函数Si、Ci的卡诺图
(2)按图6—5要求，选择与非门并接线进行测试，将测试结果填入下表并與上面真值表进行比较，两者是否一致
(4)根据真值表画出逻辑函数Si、Ci的卡诺图
(5)按图6-5要求，选择与非门并接线进行测试，将测试结果填入丅表并与上面真值表进行比较逻辑功能是否一致。
4．分析、测试用异或门、或非门和非门组成的全加器逻辑电路
根据全加器的逻辑表達式
可知一位全加器可以用两个异或门和两个与门一个或门组成。
(1)面出用上述门电路实现的全加器逻辑电路
(2)按所画的原理图，选择器件并在实验箱上接线。
(3)进行逻辑功能测试将测试结果填入自拟表格中，判断测试是否正确
按图6-6接线，当B＝1C＝1时，A输入低电平矩形波(f＝1MHz以上)用示波器观察Z输出波形。并用添加校正项方法消除险象
1．复习组合逻辑电路的分析方法。
2．复习用与非门和异或门等构成半加器、全加器的工作原理
3．复习组合电路险象的种类，产生原因如何防止?
4．根据实验任务要求，设计好必要的线路
1．整理实验数据、圖表，并对实验结果进行分析讨论
2，总结组合电路的分析与测试方法
实验七 组合逻辑电路的设计与测试
掌握组合逻辑电路的设计与测試方法
1．使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤是
(1)根据设计任务的要求列出真值表。
(2)鼡卡诺图或代数化简法求出最简的逻辑表达式
(3)根据逻辑表达式，画出逻辑图用标准器件构成电路。
(4)最后用实验来验证设计的正确性。
2．组合逻辑电路设计举例
用“与非”门设计一个表决电路当四个输入低电平端中有三个或四个为“l”时，输出端才为“l”
设计步骤：根据题意列出真值表如表7—1所示再填入卡诺图表7—2中。
由卡诺图得出逻辑表达式并演化成“与非”的形式
最后画出用‘与非门”构成嘚逻辑电路如图7—1所示。
1．+5V直流电源 2.逻辑电平开关
3．0—1指示器 4．直流数字电压表
5．继电器 6．蜂鸣器
图7—l 表决电路逻辑图
1．设计一个四人无棄权表决电路(多数赞成则提案通过)本设计要求采用四2输入低电平与非门实现
要求按本文所述的设计步骤进行，直到测试电路逻辑功能符匼设计要求为止
2.设计一个保险箱的数字代码锁，该锁有规定的地代码A、B、C、D的输入低电平端和一个开箱钥匙孔信号E的输入低电平端锁嘚代码由实验者自编(例如1001)。当用钥匙开箱时(E＝1)如果输入低电平代码符合该锁设定的代码，保险箱被打开(Z1＝1)如果不符，电路将发出报警信号(Z2＝1)要求使用最少的与非门来实现，检测并记录实验结果
[提示：实验时锁被打开，用实验箱上的继电器吸合与LED发光二极管点亮表示；在未按规定按下开关键时防盗蜂鸣器响]。
3．设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、尛于第二个数使相应的三个输出端中的一个输出为“1”。
根据实验任务要求设计组合电路并根据所给的标准器件画出逻辑图。
1．列写實验任务的设计过程画出设计的电路图。
2．对所设计的电路进行实验测试记录测试结果。
3．组合电路设计体会
实验八 译码器及其应鼡
1．掌握中规模集成译码器的逻辑功能和使用方法
1．译码器是一个多输入低电平、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”变成相应的状态，使输出通道中相应的一路有信号输出译码器在数字系统中有广泛的用途，不仅用于代码的转换终端的数芓显示，还用于数据分配存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器
2．译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码交换译码器变量译码器(又称二进制译码器)，用以表示输入低电平变量的状态如2线—4线、3线—8線和4线—16线译码器。若有n个输入低电平变量则有2n个不同的组合状态，就有2n个输出端供其使用而每一个输出所代表的函数对应于n个输入低电平变量的最小项。
图8—1 3—8译码器74LS138逻辑图及管脚排列
以3线—8线译码器74LS138为例进行分析图8—1(a)、(b)分别为其逻辑图及引脚排列。
其中A2、A1、A0为地址输入低电平端Y0-Y7是译码输出端，S1、S2、S3是使能端
表8—1为74LS138功能表，当S1=1、S2+S3＝0时器件使能，地址码所指定的输出端有信号(为0)输出其它所有輸出端均无信号(全为1)输出。当S1＝0S2十S3＝X时或S1＝X，S2十S3=1时译码器被禁止，所有输出同时为1
二进制译码实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入低电平端输入低电平数据信息器件就成为一个数据分配器(又称多路分配器)，如图8—2所示若在S1输入低电平端输入低电平数据信息，S2＝S3＝0地处码所对应的输出是S1数据信息的反码；若从输入低电平端输入低电平数据信息，令S1＝lS2＝0，地址码所对應的输出就是S2端数据信息的原码若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器
根据输入低电平地址的不同组合译出唯┅地址，故可用作地址译码器接成多路分配器，可将一个信号原的数据信息传输到不同的地点
图8—2 作数据分配器 围8—3 实现逻辑函数
二進制译码器还能方便地实现逻辑函数，如图8—3所示实现的逻辑函数是
利用使能端能方便地将两个3／8译码器组合成一个4／16译码器，如图8-4所礻
它能将输入低电平的4位二进制数译成十进制数，其逻辑图及引脚功能如图8—5所示
其中A3A2A1A0是地址输入低电平端，Y0-Y9是译码输出端由逻辑圖可知，CD4028的输出能拒绝译码当输入低电平为l010—1111时，所有输出全为1此外，CD4028没有使能端因此不能作多路分配器使用。但若用A2AlA0作地址输入低电平端Y8、Y9闲置不用，A3可以作为使能端使用此时的CD4028变成了3／8译码器，A3的选通功能与74LS138的S2、S3相同为低电平使能。
图8—5 CD4028逻辑图及引脚功能
所以CD4028不仅可作为一般译码器使用也可以作多路分配器使用和实现逻辑函数多种功能。
a.七段发光二极管(LED)数码管
LED数码管是目前最常用的数字顯示器图8—6(a)、(b)为共阴管和共
阳管的电路，(c)为两种不同出线形式的引出脚功能团
一个LED数码管可用来显示一位0一9十进制数和一个小数点。尛型数
码管(0.5寸和0.36寸)每段发光二极管的正向压降随显示光(通常为红、绿、黄、橙色)的颜色不同略有差别，通常约为2—2.5V每个发光二极管的點亮电流在5—10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器该译码器不但要完成译码功能，还要有相当的驱动能力
b. BCD码七段译码驱动器
此类译码器型号有74LS47(共阳)，74LS48(共阴)CD4511(共阴)等，本实验系采用CD4511 BCD码锁存／七段译码／驱动器驱动共阴极LED数码管。
CD4511内接有上拉電阻故只需在输出端与数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能当输入低电平码超过1001时，输出全为“0”
A、B、C、D——BCD码输入低电平端
a、b、c、d、e、f、g——译码输出端输出“1”有效，用来驱动共阴极LED数码管
LT—调试输入低电平端，LT＝“0”时译码输出铨为“1”
BI—消隐输入低电平端，BI＝“0”时译码输出全为“0”
LE—锁定端，LE＝“1”时译码器处于锁定(保持)状态译码输出保持在LE＝0时的数值，LE＝0为正常译码0，数码管熄灭
在本数字电路实验箱上已完成了译码器CD4511和数码管BS202之间的连接。控制端也已连接好实验时，只要接通+5V电源和将十进制数的BCD码接至译码器的相应输入低电平端A、B、G、D将数码管公共端接地即可显示0一9的数字。六位数码管可接受六组BCD码输入低电岼CD4511与LED数码管的连接如图8—8所示。
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
5．0—1指示器 6．译码显示器
1．逻辑电平开关的使用
将实验箱中的逻辑电平开关的输出分别按至6组显示译码／驱动器CD4511的对应输入低电平口Ai、Bi、Ci、Di，将数码管公共端接地LE、BI、LT接至三个逻辑開关的输出插口，接上+5V显示器的电源然后按功能表输入低电平的要求扳动逻辑电平开关，使其接正或接负来改变BCD码的值，观测码盘上嘚六位数与LED数码管显示的对应数字是否一致及译码显示是否正常。
2．74LS138译码器逻辑功能测试
将译码器使能端Sl、S2、S3及地址端A2、A1、A0分别接至逻輯电平开关输出口八个输出端Y7-Y0依次连接在0—1指示器的八个输入低电平口上，拨动逻辑电平开关按表8—1逐项测试74LS138的逻辑功能。
3.用74LS138构成时序脉冲分配器
参照图8—2和实验原理说明时钟脉冲CP频率约为10KHz，要求分配器输出端Y0-Y7的信号与CP输入低电平信号同相
画出分配器的实验电路，鼡示波器观察和记录在地址端A2AlA0分别取000一111 8种不同状态时Y0-Y7端的输出波形注意输出波形与CP输入低电平波形之间的相位关系。
4.用两片74LS138组合成一个㈣线一十六线译码器并进行实验。
选取二一十进制译码器CD4028按实验原理的说明，自拟实验线路进行实验和记录。
1．复习有关译码器和汾配器的原理
2．根据实验任务，画出所需的实验线路及记录表格
1．画出实验线路，把观察到的波形画在坐标纸上并标上对应的地址碼。
2.对实验结果进行分析、讨论
实验九 触发器及其应用
1.掌握基本RS、JK、D和T触发器的逻辑功能。
2.掌握集成触发器的使用方法和逻辑功能的测試方法
3．熟悉触发器之间相互转换的方法。
触发器具有两个稳定状态用以表示逻辑状态“l”和”“0”，在一定的外界信号作用下可鉯从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件是构成各种时序电路的最基本逻辑单元。
图9—1為由两个与非门交叉耦合构成的基本BS触发器它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能通常称S为置“1”端，因为S=0时触发器被置“1”；R为置“0”端因为R＝O时触发器被置“0”，当S＝R＝1时状态保持
图9—1 基本RS触发器
基本RS触發器也可以用两个“或非门”组成，此时为高电平触发有效
在输入低电平信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性較强的一种触发器本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器引脚功能及逻辑符号如图9—2所示。
JK触发器的状态方程为
J和K是数據输入低电平端是触发器状态更新的依据，若J、K有两个或两个以上输入低电平端时组成“与”的关系。Q与Q为两个互补输出端通常把Q＝O、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态
图9—2 74LS112双JK触发器引脚功能及逻辑符号
后沿触发JK触发器的功能表如表9—1所示。
JK觸发器常被用作缓冲存储器移位寄存器和计数器。
CD4027是CMOS双JK触发器其功能与74LS112相同，但采用上升沿触发R、S端为高电平有效。
在输入低电平信号为单端的情况下D触发器用起来最为方便，其状态方程为
其输出状态的更新发生在CP脉冲的上升沿故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态D触发器的应用很广，可用作数字信号的寄存移位寄存，分频和波形发生等有很多种型號可供各种用途的需要而选用。如双D(74LS74CD4013)，四D(74LS175CD4042)，六D(74LS174
图9—3 74LS74引脚排列及逻辑符号
4触发器之间的相互转换
在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的j、k两端连在一起并认它为T端，就得到所需的T触发器如图94(a)所示，其状态方程为
图9—4 JK触发器转换为入T、T’触发器
T触发器的功能表如表9—3所示
由功能表可见，当T＝0时时钟脉冲莋用后，其状态保持不变；当T＝1时时钟脉冲作用后，触发器状态翻转所以，若将T触发器的T端置1如图9—4(b)所示，即得T’触发器在T’触發器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次故称之为反转触发器，广泛用于计数电路中同样，若将D触发器的Q与D端相连便轉换成T’触发器。如图9—5所示
JK触发器也可转换为D触发器，如图9—6所示
l. +5V直流电源 2．双踪示波器
3．连续脉冲源 4．单次脉冲源
5．逻辑电平开關 6．0-1指示器
1．测试基本RS触发器的逻辑功能
按图9-1，用两个与非门组成基本RS触发器输入低电平端R，S接逻辑开关的输出插口输出端Q、Q接逻辑電平显示输入低电平插口，按表9-4的要求测试记录之。
2．测试双JK触发器74LS112逻辑功能
(1)测试RD、SD的复位、置位功能
任取一只JK触发器RD、SD、J、K端接逻輯开关输出插口，CP端接单次脉冲源Q、Q接至逻辑电平显示输入低电平插口。要求改变RD、SD(J、K、CP处于任意状态)并在RD＝0(SD＝1)或SD＝0(RD＝1)作用期间任意妀变J、K及CP的状态，观察Q、Q状态自拟表格并记录之。
(2) 测试触发器的逻辑功能
按表9—6的要求改变J、K、CP端状态观察Q、Q状态变化，观察触发器狀态更新是否发生在CP脉冲的下降沿(即CP由1→0)记录之。
(3) 将JK触发器的J、K端连在一起构成T触发器。
在CP端输入低电平1Hz连续脉冲用实验箱上的逻輯电平指示器观察Q端的变化。
在CP端输入低电平lKHz连续脉冲用双踪示波器观察CP、Q、Q端波形，注意相位与时间的关系描绘之。
3.测试双D触发器74LS74嘚逻辑功能
(1)测试RD、SD的复位、置位功能
测试方法同实验内容2、1)自拟表格记录。
(2)测试D触发器的逻辑功能
按表9-6要求进行测试并观察触发器状態更新是否发生在CP脉冲的
上升沿(即由0→1)，记录之
(3)将D触发器的Q端与D端相连接，构成T’触发器
测试方法同实验内容2、3)，记录之
4．设计一個乒乓球练习电路并进行实验
电路功能要求：模拟二名运动员在练球时，乒乓球能往返运转(提示：采用双D触发器74LS74，两个CP端的触发脉冲分別由两名运动员操作两触发器的输出状态用逻辑电平显示器显示)。
图9—7 由双JK触发器组成的单发脉冲发生器
用74LS74型双D触发器设计一个单发脈冲发生器的实验线路。要求将频率为1Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP脉冲输入低电平只要手控脉冲送出一个脉冲(高電平一次或低电平一次)。单发脉冲发生器就送出一个脉冲该脉冲与手控触发脉冲的时间长短无关。
试问：能实现单发脉冲输出的原理是什么?并请核定实验观察方案
图9—7是用双JK触发器组成的单发脉冲发生器，以供设计时参考
1．复习有关触发器内容
2.列出各触发器功能测试表格
3．按实验内容四、4，四、5的要求设计线路拟定实验方案。
1．列表整理各类触发器的逻辑功能
2．总结观察到的波形，说明触发器的觸发方式
3．体会触发器的应用。
4.利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号?为什么?是否可以用莋触发器的其它输入低电平端的信号?又是为什么?
实验十 计数器及其应用
1．学习用集成触发器构成计数器的方法
2．掌握中规模集成计数器的使用方法及功能测试方法
3．运用集成计数器构成1／N分额器
计数器是一个用以实现计数功能的时序部件它不仅可用来计脉冲数，还常用作數字系统的定时、分频和执行数字运算以及其它特定的逻辑功能计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源來分有同步计数器和异步计数器。根据计数器的不同分为二进制计数器，十进制计数器和任意进制计数器根据计数的增减趋势，又汾为加法、减法和可逆计数器还有可预置数和可编程序功能计数器等等。目前无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计數电路使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件
1.用D触发器构成异步二进制加、减计数器
图10—1是用四只D激发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T’触发器再由低位触发器的Q端囷高一位的CP端相连接。
图10—1四位二进制异步加法计数器
若将图10—1稍加改动即将低位触发器的Q端与高一位的CP端相连接，即构成了一个四位②进制减法计数器
2．中规模十进制计数器
74LS192是同步十进制可逆计数器，具有双时钟输入低电平并具有清除和置数等功能，其引脚排列及邏辑符号如图10—2所示
图中：LD—置数端； CPu——加计数端； CPd—减计数端
C0—非同步进位输出端；B0—非同步借位输出端；
D0、D1、D2、D3——计数器输入低电平端；
Q0、Q1、Q2、Q3——数据输出端； CR——清除端。
74LS192(CD40192二者可互换使用)的功能如表l0—1所示，说明如下：
当清除端CR为高电平“1”时计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平置数端LD为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器
当CR为低电平，LD为高电平时執行计数功能。执行加计数时减计数端CPd接高电平，计数脉冲由CPu输入低电平；在计数脉冲上升沿进行8421码的十进制加法计数执行减计数时，加计数端CPu接高电平计数脉冲由减计数端CPd输入低电平，表10—2为8421码十进制加、减计数器的状态转换表
一个十进制计数器只能表示0一9十个數，为了扩大计数器范围常用加法计数
多个十进制计数器级联使用。
同步计数器往往设有进位(或借位)输出端故可选用其进位(或借位)输絀信号驱动下一级计数器。
图10—3(a)是由74LS192利用进位输出CO制高一位的CPu端构成的加计数级联图图(b)是由CD40160利用进位输出QCC控制高一位的状态控制端Sl、S2的級联图。图(c)和(d)是由CD4510利用行波进位法和用CO控制Ci的级联图
(1)用复位法获得任意进制计数器
假定已有N进制计数器，而需要得到一个M进制计数器时只要M＜N，用复位法使计数器计数到M时置“O”即获得M进制计数器。如图10-4所示为一个由74LS192十进制计数器接成的6进制计数器
(2)利用预置功能获M進制计数器
图10—5为用三个74LS192组成的421进制计数器。
外加的由与非门构成的锁存器可以克服器件计数速度的离散性保证在反馈量“0”信号作用丅计数器可靠置“0”。
图10-6是一个特殊12进制的计数器电路方案在数字钟里，对时位的计数序列是12，…1112，1…是12进制的，且无0数如图所示，当计数到13时通过与非门产生一个复位信号，使74LS192(2)[时十位]直接置成0000而74LS192(1)，即时的个位直接置成0001从而实现了1—12计数。
l. +5V直流电源 2.双踪示波器 3.连续脉冲源
4.单次脉冲源 5．逻辑电平开关 6. 0—1指示器
图10—3 同步计数器级联方案
图10-4六进制计数器 图10—5 421进制计数器
图10—6 特殊12进制计数器
1．用74LS74或CD4013 D觸发器构成4位二进制异步加法计数器
(1)按图10—1连接，RD接至逻辑开关输出插口将低位CPO端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示输入低电平插口各SD接高电平+5V。
(2)清零后逐个送入单次脉冲，观察并列表记录Q3—Q0状态
(3)将单次脉冲改为1Hz的连续脉冲，观察Q3—Q0的状态
(4)将1Hz的连续脈冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端波形描绘之。
(5)将图10-1电路中的低位触发器的Q端与高一位的CP端相连接构成减法计数器，按实验内嫆2)3)，4)进行实验观察并列表记录Q3一Q0的
2．测试74LS192或CC40192同步十进制可逆计数器的逻辑功能。
计数脉冲由单次脉冲源提供清零端LD、数据输入低电岼端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入低电平的相应插口A、B、C、D；CO和BO逻辑电平显示插口按表10—1逐项測试并判断该集成块的功能是否正常。
令CR=1其它输入低电平为任意态，这时Q3Q2QlQ0＝000译码数字显示为0。清除功能完成后置CR＝O
CR＝O，GPuCPD任意，数據输入低电平端输入低电平任意一组二进制数令LD＝1，观察计数译码显示输出予置功能是否完成，此后置LD＝1
CR＝0，LD＝CPD＝1CPu接单次脉冲源。清零后送入10个单次脉冲观察输出状态变化是否发生在CPu的上升沿。
CR＝0LD＝CPu＝1，CPD接单次脉冲源参照3)进行实验。
3．用两片74LS192组成两位十进制加法计数器输入低电平1Hz连续计数脉冲，进行由00—99累加计数记录之。
4.将两位十进制加法计数器改为两位十进制减法计数器实现由99——00遞减计数，记录之
5．选图10-3(a)、(c)、(d)中任一电路进行实验，记录之
6．按图10—5，或图l0—6进行实验
7．设计一个数字钟移位60进制计数器并进行实驗。
1.复习有关计数器部分内容
2．绘出各实验内容的详细线路图
3.拟出各实验内容所需的测试记录表格
4．查手册给出并熟悉实验所用各集成塊的引脚排列图.
1．画出实验线路图，记录、整理实验现象及实验所得的有关波形对实验结果进行分析。
2.总结使用集成计数器的体会
实驗十一 移位寄存器及其应用
1.掌握中规模4位移位寄存器逻辑功能及使用方法
2.熟悉移位寄存器的应用一构成串行累加器和环形计数器
1．移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并叺串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器型号为74LS194或CD40194，两者功能相同可互换使用，其逻辑符号及引脚排列如图11—1所示
图11—1 74LS194的逻辑符号及引脚排列
其中D3、D2、D1、D0为并行输入低电平端；Q3、Q2、Q1、Q0为并行输出端；SR
为右移串行输入低电平端，SL为左移串行输入低电平端；S1、S0为操作模式控制端；CR
为直接无条件清零端；CP为时钟脉冲输入低电平端
74LS194有5种不同操作模式：即并行送数寄存，右移(方向由Q3→Q0)左移(方向由Q0→Q3)，保持及清零
Sl、S0和CR端的控制作用如表11—1所示。
2．移位寄存器应用很广可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器囷串行累加器的线路及其原理
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寄存器正常工作时，CR＝1
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CP上升沿作用后，并行输入低电平数据
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CP作用后寄存器内容保持不变
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(1)环形计数器：紦移位寄存器的输出反馈到它的串行输入低电平端，就可以进行循环移位如
图11—2所示，把输出端Q0和右移串行输入低电平端SR相连接设初始状态Q3Q2QlQ0＝1000，则在时钟脉冲作用下Q3Q2Q1Q0将依次变为0100→0010→0001→1000→……可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计數器图11—2电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器
累加器是由移位寄存器和全加器组成嘚一种求和电路，它的功能是将本身寄存的数和另一个输入低电平的数相加并存放在累加器中。
图11—3是由二个右向移位寄存器、一个全加器和一个进位触发器组成的串行累如器
设开始时，被加数A＝AN-1…Ao和加数B＝BN-1…Bo已分别存入N+l位累加数移位寄存器和加数移位寄存器再设进位触发器D已被清零。
在第一个CP脉冲到来之前全加器各输入低电平输出端的情况为：An＝Ao， Bn＝B0Cn-1＝0，Sn＝Ao十Bo十O＝SoCn＝Co。
在第一个CP脉冲到来后So存入累加和移位寄存器的最高位，C0存入进位触发器D端且两个移位寄存器中的内容都向右移动一位。全加器输出为
图11—3 串行累加器结构框圖
在第二个脉冲到来后两个移位寄存器的内容又右移一位，S1存入累加和移位寄存器的最高位原先存入的So进入次高位，C1存入进位触发器Q端全加器输出为：Sn＝A2十B2十C1＝S2，Cn＝C2
如此顺序进行，到第N十1个CP时钟脉冲后不仅原先存入两个移位寄存器中的数已被全部移出，且A、B两个數相加的和及最后的进位Cn-1也被全部存入累加和移位寄存器中若需继续累加，则加数移位寄存器中需再一次存入新的加数
中规模集成移位寄存器，其位数往往以4位居多当需要的位数多于4
位时，可把几块移位寄存器用级连的方法来扩展位数
3．逻辑电平开关 4. O-l指示器
按图11—4接线，CR、S1、S0、SL、SR、D3、D2、D1、D0分别接至逻辑开关的输出插口；Q3、Q2、Q1、Q0接至LED逻辑电平显示输入低电平插口CP端接单次脉冲源输出插口。按表11—2所規定的输入低电平状态逐项进行测试。
(1)清除：令CR＝0其它输入低电平均为任意态，这时寄存器输出Q3、Q2、Q1、Q0应均为0清除后，置CR＝1
(2)送数：令CR＝S1＝S0＝1，送入任意4位二进制数如D3D2DlD0＝dcbs，加CP脉冲观察CP＝0、CP由0—1、CP由1—0三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿
3)右移：清零后，令CR＝1S1＝0，S0＝1由右移输入低电平端SR送入二进
制数码如0100，由CP端连续加4个脉冲观察输出情况，记錄之
(4)左移：先清零或予置，再令CR＝lS1＝1，S0＝0由左移输入低电平端SL送入二进制数码如1111，连续加四个CP脉冲观察输出端情况，记录之
(5)保歭：寄存器予置任意4位二进制数码dcba，令CR＝1S1＝S0＝0，加CP脉冲观察寄存器输出状态，记录之
将实验内容1接线参照图11—2进行改接。用并行送數法予置寄存器为某二进制数码(知0100)然后进行右移循环，观察寄存器输出端状态的变化．记入表11—3中
按图11—5连接实验电路。CR、S1、S0接逻辑開关输出插口CP接单次脉冲源，由于逻辑开关的数量有限两寄存器并行输入低电平端D3D2DlD0根据实验设备现有条件，进行接线两寄存器的输絀端接至LED逻辑电平显示输入低电平插口。
使74LS74的RD由低电平变为高电平
令CR＝Sl＝S0＝1，用并行送数方法把三位被加数A2AlA0和三位加数B2B1B0分别送入累加和迻位寄存器A和加数移位寄存器B中然后进行右移，实现加法运算连续输从脉冲，观察两个寄存器输出状态变化记入表11—4中。
1．复习有關寄存器及累加运算的有关内容
2．查阅74LS194、74LS183、74LS74逻辑线路。熟悉其逻辑功能及引脚排列
3.在对74LS194进行送数后，若要使输出端改成另外的数码昰否一定要使寄存器清零?
图11—5累加运算实验线路
4.使寄存器清零，除采用CR输入低电平低电平外可否采用右移或左移的方法?可否使用并行送數法?若可行，如何进行操作?
6.若进行循环左移图11—4接线应如何改接?
1．分析表11—2的实验结果，总结移位寄存器74LS194的逻辑功能并写入表格功能总結一栏中
2．根据实验内容2的结果，画出4位环形计数器的状态转换图及波形图
3.分析累加运算所得结果的正确性。
实验十二 脉冲分配器及其应用
1.熟悉集成时序脉冲分配器的使用方法及其应用
2.学习步进电动机的环形脉冲分配器的组成方法。
1．脉冲分配器的作用是产生多路顺序脉冲信号它可以由计数器和译码器组成。CP端上的系列脉冲经N位二进制计数器和相应的译码器可以转变为2N路顺序输出脉冲。如图12—1所礻
图12—l 脉冲分配器的组成
CD4017是按BCD计数／时序译码器组成的分配器。
CD4022是按八进制计数／时序译码器组成的分配器
它们的真值表完全相同，為多姐妹片其逻辑符号及引脚功能如图12—2所示。
CD4017的输出波形如图12—3所示
CD4017应用十分广泛，可用于十进制计数分频，1／N计数(H＝2—10只需用┅块H＞10可用多块器件级连)。图12—4所示为由两片CD4017组成的60分频的电路
3．步进电动机的环形脉冲分配器
图12—5所示为某一三相步进电动机的驱動电路示意图。
A、B、C分别表示步进电机的三相绕组步进电机按三相六拍方式运行。即
要求步进电机正转时控制端X＝1，使电机三相绕组嘚通电顺序为
要求步进电机反转时令控制端X＝O，三相绕组的通电顺序改为
按六拍通电方式的脉冲环型分配器可由如图12—6所示的三个JK触發器构成。
图12—5三相步进电动机的驱动电路
要使步进电机反转脉冲分配器应如何联线，请自行考虑通常应加有正转脉冲输入低电平控淛和反转脉冲控制端。
1．+5V直流电源 2．双踪示波器
3．连续脉冲源 4．单次脉冲原
5．逻辑电平开关 6. 0—1指示器
1．CD4017逻辑功能的测试
(1)参照图12—2(a)用+5V供电，EN、R接逻辑开关的输出插口CP接单次脉冲源，0一9十个输出端接至LED逻辑电平显示输入低电平插口按真值表要求操作各逻辑开关。清零后連续送出l0个脉冲信号，观察十个发光二极
图12-6 六拍通电方式的脉冲环行分配器逻辑图
管的显示状态并列表记录。
(2)．CP改接为lHz连续脉冲观察記录输出状态。
2．按图12-4线路接线自拟实验方案验证60分频电路的正确性。
3．参照图12-6的线路设计一个可逆运行的三相六拍环形分配器线路，并自拟实验观察方案
1.复习有关脉冲分配器的原理
2.按实验任务要求，设计实验线路并拟定实验方案及步骤。
1.画出完整的实验线路
实验┿三 使用门电路产生脉冲信号
1．掌握使用门电路构成脉冲信号产生电路的基本方法
2.掌握影响输出脉冲波形参数的定时元件数值的计算方法
3．学习石英晶体稳额原理和使用石英晶体构成振荡器的方法
1．利用与非门组成脉冲信号产生电路
与非门作为一个开关倒相器件可用以构荿各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电当输入低电平电压达到与非门的阀值电压Vr时，门的输出状态即發生变化因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值
2.非对称型多谐振荡器
如图13—l所示，它的输出波形是不对称嘚输出脉冲宽度(TTL与与非门)
图13—1非对称型振荡器
调节R和C值，可改变输出信号的振荡频率通常用改变C实现输出频率的粗调，改变电位器R实現输出频率的细调
如图13—2所示，由于电路完全对称电容器的充放电叶间常数相同，故输出为对称的方波改变R和C的值，可以改变输出振荡频率如输出端加一非门，可实现输出波形整形
图13—2对称型振荡器
4．带RC电路的环形振荡器
电路如图13—3所示。其中门4用于整形以改善输出波形；R为限流电阻一般取100Ω，电位器Rw要求Rw
图13—3带有BC电路的环形振荡器
控制D点电压VD，从而控制与非门的自动启闭形成多谐振荡，电嫆C的充电时间twl、放电时间tw2和总的振荡周期分别为
调节R和C的大小可改变电路输出的振荡频率
以上这些电路的状态转换都发生在与非门输入低电平电平达到门的阀值电平VT的时刻。在VT附近电容器的充放电速度已经缓慢而且VT本身也不够稳定，易受温度、电源电压变化等因素以及幹扰的影响因此，电路输出频率的稳定性较差
5．石英晶体稳频的多谐短荡器
当要求多谐振荡器的工作频率稳定性很高时，上述几种多諧振荡器的精度巳不能满足要求为此常用石英晶体作为信号频率的基准。用石英晶体与门电路构成的多谐振荡器常用来为微型计算机等提供时钟信号
图13-4所示为常用的晶体稳频多谐短荡器。
图13—4 常用的晶体振荡电路
(a)、(b)为TTL器件组成的晶体振荡电路；(c)、(d)为CM0S器件组成的晶体振荡電路一般用于电子表中，其中晶体的f0＝32768Hz
图13—4(c)中，门l用于振荡门2用于缓冲整形。Rf是反馈电阻通常在几十兆欧之间选取，一般选22MΩ。R起稳定振荡作用，通常取十至几百千欧。Cl是频率微调电容器电容Cs用于温度特性校正。
6．利用晶体管组成多谐振荡器
图13—5所示为由晶体管組成的自激多谐振荡器它只有两个暂稳态(即T1饱和、T2截止与T1截止、T2饱和)。
