从结构上讲CPU内核与cpu分为两部分：運算器和控制器

ALU主要完成对二进制数据的定点算术运算（加减乘除）、逻辑运算（与或非异或）以及移位操作。在某些CPU中还有专门用于處理移位操作的移位器

通常ALU由两个输入端和一个输出端。整数单元有时也称为IEU（Integer Execution Unit）我们通常所说的“CPU是XX位的”就是指ALU所能处理的数据嘚位数。

FPU主要负责浮点运算和高精度整数运算有些FPU还具有向量运算的功能，另外一些则有专门的向量处理单元

通用寄存器组是一组最赽的存储器，用来保存参加运算的操作数和中间结果

对于x86指令集只支持8个通用寄存器的缺点，Intel最新CPU采用了一种叫做“寄存器重命名”的技术这种技术使x86CPU的寄存器可以突破8个的限制，达到32个甚至更多

专用寄存器通常是一些状态寄存器，不能通过程序改变由CPU自己控制，表明某种状态

运算器只能完成运算，而控制器用于控制着整个CPU的工作

指令控制器是控制器中相当重要的部分，它要完成取指令、分析指令等操作然后交给执行单元（ALU或FPU）来执行，同时还要形成下一条指令的地址

时序控制器的作用是为每条指令按时间顺序提供控制信號。时序控制器包括时钟发生器和倍频定义单元其中时钟发生器由石英晶体振荡器发出非常稳定的脉冲信号，就是CPU的主频；而倍频定义單元则定义了CPU主频是存储器频率（总线频率）的几倍

总线控制器主要用于控制CPU的内外部总线，包括地址总线、数据总线、控制总线等等

中断控制器用于控制各种各样的中断请求，并根据优先级的高低对中断请求进行排队逐个交给CPU处理。

这是x86CPU特有的设备它的作用是把長度不定的x86指令转换为长度固定的指令，并交由内核与cpu处理解码分为硬件解码和微解码，对于简单的x86指令只要硬件解码即可速度较快，而遇到复杂的x86指令则需要进行微解码并把它分成若干条简单指令，速度较慢且很复杂好在这些复杂指令很少会用到。

2、一级缓存和②级缓存（Cache）

一级缓存和二级缓存是为了缓解较快的CPU与较慢的存储器之间的矛盾而产生的以及缓存通常集成在CPU内核与cpu，而二级缓存则是鉯OnDie或OnBoard的方式以较快于存储器的速度运行对于一些大数据交换量的工作，CPU的Cache显得尤为重要

要讲CPU，还要了解一下指令系统指令系统指的昰一个CPU所能够处理的全部指令的集合，是一个CPU的根本属性因为指令系统决定了一个CPU能够运行什么样的程序。我们常说的CPU都是X86系列及兼容CPU 所谓X86指令集是美国Intel公司为其第一块16位CPU（i8086）专门开发的，虽然随着CPU技术的不断发展Intel陆续研制出更新型的i80386、i80486直到今天的Pentium4系列，但为了保证電脑能继续运行以往开发的各类应用程序以保护和继承丰富的软件资源（如Windows系列）Intel公司所生产的所有CPU仍然继续使用X86指令集。 另外除Intel 公司の外AMD和Cyrix等厂家也相继生产出能使用X86指令集的CPU，由于这些CPU能运行所有的为Intel CPU所开发的各种软件所以电脑业内人士就将这些CPU列为Intel的CPU兼容产品。

四、CPU主要技术浅析

流水线(pipeline)是 InteI首次在486芯片中开始使用的流水线的工作方式就象工业生产上的装配流水线。在CPU中由5~6个不同功能的电路单元組成一条指令处理流水线然后将一条X86指令分成5~6步后再由这些电路单元分别执行，这样就能实现在一个CPU时钟周期完成一条指令从而提高叻CPU的运算速度。

2、超流水线和超标量技术

超流水线是指某些CPU内部的流水线超过通常的5~6步以上例如Intel Pentium 4的流水线就长达20步。将流水线设计的步(級)数越多其完成一条指令的速度越快，因此才能适应工作主频更高的CPU超标量(supe rscalar)是指在 CPU中有一条以上的流水线，并且每时钟周期内可以完荿一条以上的指令这种设计就叫超标量技术。

乱序执行(out-of-orderexecution)是指CPU采用了允许将多条指令不按程序规定的顺序分开发送给各相应电路单元处理嘚技术比方说程序某一段有7条指令，此时CPU将根据各单元电路的空闹状态和各指令能否提前执行的具体情况分析后将能提前执行的指令竝即发送给相应电路执行。当然在各单元不按规定顺序执行完指令后还必须由相应电路再将运算结果重新按原来程序指定的指令顺序排列後才能返回程序这种将各条指令不按顺序拆散后执行的运行方式就叫乱序执行(也有叫错序执行)技术。采用乱序执行技术的目的是为了使CPU內部电路满负荷运转并相应提高了CP

4、分技预溯和推测执行技术

分枝预测(branch prediction)和推测执行(speculatlon execution) 是CPU动态执行技术中的主要内容动态执行是目前CPU主要采鼡的先进技术之一。采用分枝预测和动态执行的主要目的是为了提高CPU的运算速度推测执行是依托于分枝预测基础上的，在分枝预测程序昰否分枝后所进行的处理也就是推测执行.

自最简单的计算机开始指令序列便能取得运算对象，并对它们执行计算对大多数计算机而言，这些指令同时只能执行一次计算如需完成一些并行操作，就要连续执行多次计算此类计算机采用的是“单指令单数据”（SISD）处理器。在介绍CPU性能中还经常提到“扩展指令”或“特殊扩展”一说这都是指该CPU是否具有对X86指令集进行指令扩展而言。扩展指令中最早出现的昰InteI公司的“MMX”然后是Pentium

五、CPU的构架和封装方式

CPU架构是按CPU的安装插座类型和规格确定的。目前常用的CPU按其安装插座规范可分为Socket x和Slot x两大架构

PII、PIII和Celeron处理器采取的构架方式，Slot 2是尺寸较大的插槽专门用于安装PⅡ和P Ⅲ序列中的Xeon。Xeon是一种专用于工作组服务器上的CPU

（二） CPU的封装方式

所謂封装是指安装半导体集成电路芯片用的外壳，通过芯片上的接点用导线连接到封装外壳的引脚上这些引脚又通过印刷电路板上的插槽與其他器件相连接。它起着安装、固定、密封、保护芯片及增强电热性能等方面的作用

CPU的封装方式取决于CPU安装形式，通常采用Socket插座安装嘚CPU使用PGA(栅格阵列)的形式进行封装而采用Slot X槽安装的CPU则全部采用SEC(单边接插盒)的形式进行封装。

目前CPU的封装方式基本上是采用PGA封装在芯片下方围着多层方阵形的插针，每个方阵形插针是沿芯片的四周间隔一定距离进行排列的。它的引脚看上去呈针状是用插件的方式和电路板相结合。安装时将芯片插入专门的PGA插座。PGA封装具有插拔操作更方便可靠性高的优点，缺点是耗电量较大PGA也衍生出多种封装方式，朂早的PGA封装适用于Intel Pentium、Intel Pentium

Slot X架构的CPU不再用陶瓷封装而是采用了一块带金属外壳的印刷电路板，该印刷电路板集成了处理器部件SEC卡的塑料封装外壳称为SEC(Single Edgecontact Cartridge)单边接插卡盒。这种SEC卡设计是插到Slot X(尺寸大约相当于一个ISA插槽那么大)插槽中所有的Slot X主板都有一个由两个塑料支架组成的固定机构，一个SEC卡可以从两个塑料支架之间插入Slot X槽中

在系统级芯片(soc)设计中采用多个cpu已经成為一种越来越常用的设计方法为多cpu应用而设计的处理器内核与cpu应具备几个重要特性，例如较高的性能密度、有效的处理器内部通信能力、支持调试以及可灵活实现和可配置性。本文将针对这些与多cpu设计相关的内核与cpu性能进行讨论

　　由于业界对soc器件的可编程性要求越來越高，所以采用多cpu进行soc设计变得更加普遍对许多应用来说，单cpu很难满足人们对设备性能飞速提高的要求而在复杂的实时系统中，采鼡多cpu通常会使性能分配更加容易做到因此响应时间也更容易达到要求。同时外围器件或专用加速器中的专用cpu也能够分担主cpu中那些比较低级的功能，从而使主cpu能够专注于高级功能的实现

　　多cpu设计非常适用于今天的嵌入式系统，这主要有三个方面的原因首先，嵌入式應用的功能通常可以灵活地进行分离因此很容易将其功能映射到多个cpu中。有时将嵌入式系统的功能分割映射到多个单独的cpu中甚至比映射到一个cpu中更容易。其次许多嵌入式应用都具备明显的并行性，因而可以用一系列并行cpu来开发例如，网络处理器(npu)设计工程师已经利用這个特性开发路由功能最后一点，随着当今0.13和0.10微米工艺技术的出现已经可以以较低的成本实现用多cpu方法构造soc系统。

　　目前多cpu设计茬很多重要市场中都有应用，例如网络路由器大多数新一代npu都是基于多cpu设计。除了这些标准的npu以外核心assp也开始采用多处理器构建更加優化的针对特定应用的路由解决方案。对于很多应用来说特定目标应用的assp比标准npu效率高。一个assp可以集成合适的物理接口根据目标应用確定存储器大小，并可以为处理器提供最佳配置

　　诸如dslam和基站或高性能网络存储设备等的相关应用中，在采用这种多处理器的“分而治之”的方法来构建高性能可编程解决方案时都实现了较好的工作性能。而且为了节约成本并降低功耗，甚至终端用户设备都开始采鼡多cpu来获取最佳性能密度例如，在设计机顶盒、住宅网关甚至智能移动设备时也可采用多cpu方法。需要说明的是这里的多cpu并不是单用┅个risc处理器和一个dsp，而是采用多个rsic处理器和多个dsp

　　如何获得优秀的cpu内核与cpu

　　一个适用于多cpu设计的处理器内核与cpu，必须具备以下几个偅要的特性：

　　首先最重要的是它必须能够提供较高的性能密度多cpu设计的目的就在于在每平方毫米内，或在单位功耗内获得尽可能高嘚总性能因此，理想的效果是在最小的空间内或最低的功耗内得到最佳的mips性能

　　其次，它必须能够在处理器内实现有效通信因为盡管许多多cpu设计都是软件相关的，但在设计过程中仍然十分需要进行处理器内的通信如果处理器内核与cpu不提供一种支持处理器内的通信機制，那么这种内部通信的功能就必须由soc设计工程师来开发这不仅非常耗时，而且也从其它方面增加了设计的复杂性而如果在处理器內核与cpu处提供对内部通信的支持将简化soc设计工程师的工作，从而也缩短开发周期

　　通常，多cpu设计在调试时比较困难因为这些处理器內核与cpu既相互独立又相互影响，而且在调试多cpusoc时设计工程师必须看到各处理器之间相互影响的情况。这就要求在cpu内置一种功能使多cpu能夠同时进行调试，并且充分地相互作用否则，多cpusoc的调试工作将十分艰难甚至根本不可能对所有cpu进行全面调试。同时调试工具必须支歭这些cpu，这样设计工程师才能利用cpu内嵌的调试功能进行调试。

　　此外在判断一个处理器内核与cpu是否适用于多cpu设计时，还需考虑配置囷实现该cpu内核与cpu时的灵活度在进行一个多cpu设计时，应尽量将产品尺寸和功耗降至最低同时必须尽力提高其性能。设计工程师只有采用高度可配置和高度可综合的cpu才能设计出尺寸、功耗和频率都满足特定应用要求的soc产品。而对于一个固化的或不可配置的cpu内核与cpu则不可能构造出满足各种要求的产品。

　　基于这些思想mipstechnologies公司最近研制出一款专门针对多cpu设计的cpu内核与cpu--mips32m4k。该内核与cpu可达到很高的性能而且尺団和功耗都很低。同时该内核与cpu还具备可综合性，并内带一个快速响应的存储器系统

　　在多cpu设计中，处理器之间必须能够相互通信以便控制对共享资源的访问。但在如今构建的很多多cpu设计中存储器相关性都是通过纯软件方式管理的，因此不能利用常规的高速缓存楿关机制通信

　　m4k中，通过外部执行mips结构中的负载链接(loadlinkedll)指令和条件存储(sc)指令来支持多cpu旗语(semaphore)，并以此使得系统能够对各cpu保持必要的监控同时，为实现对系统的最大控制和灵活性sync指令动作也被移出到信号接口。通过执行该指令可以为系统提供一个内存排序器(memorybarrier)，以保证汾类指令语义正确

　　如图1所示，当系统执行一个典型的旗