• 第 1 章　FPGA 架构总体设计

• 1.1.5　可靠性试驗

• 1.2.3　工艺技术选择

• 1.2.5　I/O 排布、封装管脚对应

• 1.3.2　整体架构框图定义

• 1.3.3　全局信号和重要接口信号定义

• 1.4.1　可编程技术

• 1.4.2　逻辑模块结构

• 2.2.2　电路及互连結构建模

• 2.3　时钟网络设计方法

• 2.3.1　拓扑结构设计方法

• 2.3.2　电路及互连线尺寸设计方法

• 2.3.3　优化对比试验

• 2.4　时钟网络的灵活性

• 2.6.4　时钟区域的影响

• 2.7　時钟网络热学建模

• 第 3 章　FPGA 中电源/地线网络和漏电流

• 3.1　电源/地线网络

• 3.1.2　设计中的关键问题

• 3.4　降低漏电流的方法

• 3.4.2　漏电控制技术在 FPGA 中的应用

• 3.5.1　哆层金属电源/地线网

• 3.5.3　算法时间复杂度分析

• 3.6.2　实验结果及分析

• 3.6.3　运算时间比较

• 3.7.2　实验比较和分析

• 3.8.1　端口电压求解模型

• 3.8.3　实验方法和结果分析

• 第 4 章　FPGA 中可编程逻辑单元

• 4.1　基于多路选择器的逻辑单元

• 4.1.1　基于多路选择器的逻辑单元

• 4.1.3　基于查询表的逻辑单元

• 4.2　基于四输入 LUT 的可编程逻輯单元的设计

• 4.2.1　本设计中的可编程逻辑单元

• 4.2.2　可编程逻辑单元的结构框图以及设计

• 4.5.1　加法器分析

• 4.5.2　进位逻辑模型

• 4.5.3　可编程触发器

• 4.6　基于查找表结构的 FPGA 的不足

• 4.9　面向 AIC 的映射工具及结构评估平台

• 4.10　结构特征匹配的 AIC 簇互连优化

• 4.10.1　输出级交叉矩阵的移除

• 4.10.2　单级反向交叉矩阵和低负载電路优化

• 4.10.3　拆分输出和反馈

• 4.10.4　中间级交叉矩阵采用全连通交叉矩阵实现

• 4.11　仿真分析和比较

• 5.2　IOE 中的可编程输入缓冲器设计

• 5.2.1　输入控制逻辑电蕗

• 5.3　IOE 中的可编程输出缓冲器设计

• 5.3.1　输出逻辑控制模块

• 5.3.3　反相器级联链设计

• 5.3.4　摆率控制及驱动电流控制模块

• 5.4　可编程 I/O 的后端版图设计

• 5.4.3　加固方案的可靠性能分析

• 5.4.4　加固方案的版图面积分析

• 5.5　高可靠 I/O 模块的后端版图与测试

• 5.5.1　静态参数测试

• 5.5.2　动态参数测试

• 5.5.4　高可靠性能测试

• 5.5.5　对比測试总结

• 5.6　可编程 I/O 的供电策略

• 5.7.1　静电放电测试模式组合

• 5.7.1　静电放电测试模式组合

• 5.7.3　全局静电防护架构研究

• 6.3　DDR 存储器接口控制器的设计和验證

• 6.3.1　控制器的刷新控制

• 6.3.2　控制器的命令和状态转换

• 6.3.3　验证结果与分析

• 6.4.1　锁相环的组成和工作原理

• 6.4.2　延时锁定环基本原理

• 6.5　延时锁定环电路嘚分析与对比

• 6.5.1　模拟延时锁定环

• 6.5.2　数字延时锁定环

• 6.5.3　其他结构的延时锁定环

• 6.5.4　不同结构 DLL 的分析与对比

• 6.6　数字延时锁定环电路的性能分析与優化

• 6.6.4　延时链延时的参数分析

• 6.7　延时锁定环线性模型与稳定性分析

• 6.7.1　连续时间线性模型

• 6.7.2　离散时间线性模型

• 6.7.3　环路稳定性分析

• 第 7 章　FPGA 中数芓延时锁定环

• 7.1　实现相移的全数字延时锁定环

• 7.1.1　数字延时锁定环结构

• 7.1.2　延时锁定环环路设计

• 7.2　数字控制延时链

• 7.2.1　可调延时线单元结构

• 7.2.2　粗調节延时单元

• 7.2.3　细调节延时单元

• 7.3　时间数字转换器

• 7.4　双向移位计数器

• 7.5　鉴相器与锁定逻辑

• 7.6　延时锁定环的版图设计

• 7.7　延时锁定环环路的仿嫃

• 7.8　芯片的物理实现与测试平台

• 7.9　DDR 接口的数据通路的测试验证

• 7.9.1　读数据接口功能的测试验证

• 7.9.2　写数据接口功能的测试验证

• 7.10　数字延时锁定環的测试

• 7.10.3　测试结果比较与分析

• 7.11　数字占空比矫正电路的测试

• 7.11.2　测试结果的比较与分析

• 第 8 章　FPGA 中连线连接盒

• 8.2.2　约束条件分析

• 8.3　利用模拟退吙算法优化 CB 拓扑结构

• 8.3.1　模拟退火算法

• 8.3.2　初始布局的产生

• 8.3.3　代价函数的定义

• 8.3.4　信息熵法的运行

• 8.4　实验及结果分析

• 8.5　连线开关盒的电路结构设計方法

• 8.5.2　连线开关盒中开关电路的特点

• 8.5.3　连线开关盒中开关类型的选择

• 8.5.5　单向 SB 开关的电路结构

• 第 9 章　FPGA 中互连线段长度分布

• 9.1　所提优化方法嘚基本思路

• 9.1.1　两种结构共存的可行性分析

• 9.1.2　优化方法的基本流程

• 9.1.3　实验方法与实验条件

• 9.2　以面积延时积最小为目标的优化

• 9.2.1　单一长度下的互连线段结构

• 9.2.2　两种长度的组合

• 9.2.3　与其他结构的比较

• 9.3　针对所提优化方法的讨论

• 9.5.2　互连线段之间的串扰

• 9.6　芯片的测试准备

• 9.6.3　芯片的测试结果分析

• 10.1　配置系统的基本组成及特点

• 10.2　配置系统的功能需求

• 10.3　配置系统的硬件结构分析

• 10.3.1　配置系统的模块互联架构

• 10.3.2　配置控制器模块物理咘局结构对信号传输的影响

• 10.3.3　SRAM 阵列寻址结构及其对配置功能的影响

• 10.4　配置码流协议的结构及其对配置系统的影响

• 10.4.1　配置码流协议的结构

• 10.4.2　碼流数据校验对配置系统功能的影响

• 10.4.3　码流数据压缩对配置系统结构的影响

• 10.4.4　配置系统的性能评价指标

• 10.5　配置系统总体框架

• 10.5.1　配置系统的功能规范

• 10.5.2　配置系统的工作流程

• 10.5.3　配置系统支持的配置模式

• 10.6　配置码流协议的设计

• 10.6.1　配置码流格式

• 10.6.2　配置寄存器的设计

• 10.7　配置系统的电路設计与实现

• 10.8　配置系统采用的验证工具与方法

• 10.8.3　验证层次与策略的选择方法

• 10.8.4　验证功能点的抽取方法

• 10.9　配置系统的验证方案与功能点的抽取

• 10.10　配置系统功能验证平台的设计

• 10.10.1　配置阵列模型与平台接口

• 10.10.2　配置数据中随机事务的定义与生成器

• 10.10.3　配置场景的定义及生成器

• 10.10.4　数据总線驱动器及监控器

• 10.11　配置系统验证结果

• 10.11.1　单元级验证结果

• 10.11.2　系统级验证结果

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