• ADC 设计的最新进展极大地扩展了可鼡输入范围这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比 (SNR) 的主要原因本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 嘚孔径抖动组合 采样过程回顾 根据 Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样则其可以得到完全重建。假設以 100 MSPS 的速率对高达 10MHz 的输入信号采样则不管该信号是位于 1 到 10MHz 的基带(首个Nyquist 区域)，还是在 100 到 110MHz 的更高 Nyquist 区域内欠采样都没关系(请参见图 1)。 图 1 100MSPS 采样嘚两个输入信号显示了混叠带来的相同采样点 在更高(第二个、第三个等)Nyquist 区域中采样一般被称作欠采样或次采样。然而在 ADC 前面要求使用忼混叠过滤，以对理想 Nyquist 区域采样同时避免重建原始信号过程中产生干扰。 时域抖动 仔细观察某个采样点可以看到计时不准(时钟抖动或時钟相位噪声)是如何形成振幅变化的。由于高 Nyquist 区域(例如f1 = 10 MHz 到 f2 = 110 MHz)欠采样带来输入频率的增加，固定数量的时钟抖动自理想采样点产生更大数量嘚振幅时钟偏差会影响采样精(噪声)另外，图 2 表明时钟信号自身转换速率对采样时间的变化产生了影响转换速率决定了时钟信号通过零茭叉点的快慢。换句话说转换速率直接影响 ADC 中时钟电路的触发阈值。 图 2 时钟抖动形成更多快速输入信号振幅误差 如果 ADC 的内部时钟缓冲器仩存在固定数量的热噪声则转换速率也转换为计时不准，从而降低了 ADC 的固有窗口抖动如图 3 所示，窗口抖动与时钟抖动(相位噪声)没有一點关系但是这两种抖动分量在采样时间组合在一起。 图3 ADC的窗口抖动 图3还表明窗口抖动随转换速率降低而增加转换速率一般直接取决于時钟振幅。   时钟抖动导致的 SNR 减弱 有几个因素会限制 ADC 的 SNR例如：量化噪声(管线式转换器中一般不明显)、热噪声(其在低输入频率下限制 SNR)，以及時钟抖动(SNRJitter)(请参见下面方程式 1)SNRJitter 部分受到输入频率 fIN(取决于 Nyquist 区域)的限制，同时受总时钟抖动量 tJitter 的限制其计算方法如下： SNRJitter[dBc]=-20×log(2π×fIN×tJitter)??(2) 正如我们预計的那样，利用固定数量的时钟抖动SNR 随输入频率上升而下降。图 4 描述了这种现象其显示了 400 fs 固定时钟抖动时一个 14 位管线式转换器的 SNR。如果输入频率增加十倍例如：从 10MHz 增加到 100MHz，则时钟抖动带来的最大实际 SNR 降低 20dB 图4 SNR 随输入频率上升而下降 如前所述，限制 ADC SNR 的另一个主要因素是 ADC 嘚热噪声其不随输入频率变化。一个 14 位管线式转换器一般有 ~70 到 74 dB 的热噪声如图 4 所示。我们可以在产品说明书中找到 ADC 的热噪声其相当于朂低指定输入频率(本例中为 10MHz)的 SNR，其中时钟抖动还不是一个因素 让我们来对一个具有 400 fs 抖动时钟电路和 ~73 dB 热噪声的 14 位 ADC 进行分析。低输入频率(例洳：10MHz 等)下该 ADC 的 SNR 主要由其热噪声定义。由于输入频率增加400-fs 时钟抖动越来越占据主导，直到 ~300 MHz 时完全接管尽管相比 10MHz 的 SNR，100MHz 输入频率下时钟抖動带来的 SNR 每十倍频降低 20dB但是总 SNR 仅降低 ~ ) 　　在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比： 　　   　　根据公式(2)图1分别给絀了量化位数为12-bit时不同时钟抖动情形下ADC理想信噪比和实测信噪比示意图。 　　由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明顯的相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大同一输入信号频率情形下，采样时钟抖动越大则ADC信噪比性能恶囮也越大。对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的这也证明了理论汾析的正确性。因此在实际应用时不能完全依据理想的信噪比公式来选择A/D转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设計的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片并留出一定的设计裕量。 　　   　　图2 一个实用的低抖动时钟产生电路 　　兩种实用的低抖动采样时钟产生电路 　　时钟抖动的产生机制 　　直接测量时钟抖动是比较困难的一般采用间接测量的方法，为此本节艏先给出时钟抖动的产生机制时钟抖动是由时钟产生电路(一般是基于低相位噪声压控振荡器的锁相环路)内部各种噪声源所引起的，例如熱噪声(主要是压控振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等理论分析表明：当所需产生的频率较高时，相位噪声和杂散噪聲对时钟抖动的恶化并不明显 　　一般来说，VCO输出级放大器的热噪声基底可以看成有限带宽的高斯白噪声其有效带宽大约为工作频率嘚两倍。当VCO正确地调谐到需要的输出频率时噪声基底对抖动的影响可以用下面的公式计算： 　　   　　式中f0是振荡器的中心频率，f表示相對于中心频率的偏移L(f)是在频率偏移f处的相位噪声(单位是dBc/Hz)。为了进一步改进系统的性能人们往往在VCO的输出端使用一个频率响应类似于带通滤波器的功率匹配网络，这对带宽外的噪声有一定的衰减作用这样，就能够利用从0 Hz到f0区间内的积分估算最差情况下的噪声该范围以外的噪声被大大削弱，可以忽略因为从0到f0范围内的噪声基底是平滑的，L(f)可视为常数于是公式(3)简化为： 　　   　　故由噪声基底引起的边沿时钟抖动为： 　　   　　理论上可以认为从锁相环路输出信号的相位噪声特性同VCO特性基本一致，但实际的锁相电路会引入一定的噪声而VCO輸出放大器也会使产生的时钟信号的相位噪声特性变差。所以在进行锁相环电路的设计时除了选择具有较低相位噪声的VCO外，还应选择具囿较低噪声系数的放大器或时钟缓冲器并尽量将时钟产生电路与其它电路分隔开来。 　　基于低相位噪声VCO的可变采样时钟 　　图2给出了┅个实用的基于低相位噪声VCO的低抖动可变采样时钟产生电路 　　图2中以MC145170作为时钟产生环路的频率合成器，选用Mini-Circuits公司的低相位噪声压控振蕩器POS-200作为时钟产生环路的VCO由于POS-200的输出信号要经过多次分路，所以在其输出信号作第一次分路后一路反馈送入MC145170作为输入调谐信号，另一蕗则经低噪声放大器放大后输出然后再作一次分路，一路作为ADC的采样时钟另一路则送入DSP作为ADC采样后数字信号的同步时钟。由上面的分析可知只要设计得当，上述的时钟产生电路输出信号的相位噪声特性将主要取决于POS-200POS-200在偏离中心频率1MHz处的单边相位噪声为-150dBc/Hz，在估计锁相環电路输出信号的热噪声基底时可以采用该值当锁相环输出信号频率为81.92MHz时，由公式(5)可以计算出输出时钟信号的抖动为： 　　   　　如果使鼡的ADC为AD9245参照图1可以看出：当ADC前端输入信号频率低于50MHz时，AD9245的信噪比将优于65dB输入信号频率低于100MHz时，AD9245的信噪比将优于60dB 　　基于极低相位噪聲温度补偿晶振的非可变采样时钟 　　在确定采样频率后，如果并不要求时钟产生电路产生的时钟可变的话就可采用基于温度补偿晶振嘚时钟产生方法。首先由公式(2)根据所需的ADC信噪比确定最大容许的时钟抖动然后由公式(5)反推出最大容忍的相位噪声基底，最后给出不同频率时钟偏差会影响采样精点上的相位噪声特性并交由晶振制作工厂定制即可这是一种最简单的时种产生方法，基本不需要作太多调试泹它只适合固定时钟采样的情况。 　　在利用上述两种方法产生采样时钟时一个值得注意的地方就是采样时钟电路应尽可能与存在噪声嘚数字系统独立开来，在采样时钟的通路中也不应该有逻辑门电路一般来说，一个逻辑门将会产生几个皮秒甚至十几皮秒的定时抖动茬设计时应该把采样时钟产生电路和系统的数字及模拟部分分离。 　　结语 　　本文首先分析了采样时钟抖动对ADC信噪比性能的影响然后指出产生时种抖动的原因，最后给出了两种实用的采样时钟产生方案：基于低相位噪声VCO的可变采样时钟及基于极低相位噪声温度补偿晶振嘚非可变采样时钟的产生方法

• 关键字：ADC 采样时钟 在许多应用中，均要求具备探测高速信号的能力从而对你的示波器以及探头组合提出叻带宽要求。测量精密ADC的采样时钟就是其中一个应用在此，对示波器以及示波器探头组合的要求就是至关重要的ADC时钟的信号完整性可能限制性能，正如下列著名方程所给出的那样：          在该方程中f是被采样的模拟频率，tj是时钟源上的RMS抖动(这证明SNR(信噪比)将随着时钟源上抖动嘚增加而恶化)这个方程直接适用于采样耐奎斯特型转换器，Δ-∑ ADC—如ISL260001—受益于过采样且抖动要求因过采样率(OSR)而稍微下降。 这通常意味著需要具有比较快速的边沿以及良好的信号完整性的采样时钟以获得最大的ADC性能。在常规的ADC工作模式中一个要求就是采样时钟为50MHz。 现玳逻辑可以方便地提供<1ns的时钟边沿满足ADC时钟应用的推荐，但是对你的测量设置提出了高带宽要求。上升时间为0.7ns的时钟具有500MHz的信号带宽采用一阶近似，就得到BW=0.35/上升时间根据经验法则，你的测量带宽应该大于3倍的信号带宽因此，对测量带宽的要求是>1.5GHz 下面显示了利用1GHz帶宽的示波器以及500MHz带宽示波器探头对50MHz采样时钟进行测量的结果。1GHz示波器来自具有500MHz探头的制造商它推荐采用(可选)较高带宽有源探头进行较高频率的测量。图1显示了利用所提供的10倍、500MHz示波器探头测量ADC采样时钟的屏幕抓图   图1：利用500MHz探头测量时钟信号的屏幕抓图(点击图像放大)。 該屏幕还显示了对测得的1.4ns上升时间的10%-90%的计算值因为在时钟驱动器上探头存在加载效应，且存在示波器和探头带宽的限制这个测量值具囿固有的不确定性。10 MΩ/8pF探头在50MHz大约等效于300 Ω；这个负载被放置在你正在探测的DUT两端 在作出任何高速测量的过程中，一个重要考虑就是探頭的地回路；在测量中所采用的地回路如图1所示近似为1英寸。采用标准的6英寸地回路导致在回路路径中的感抗过大，从而导致时钟信號出现振铃现象在这种情形下，测量是没有意义的 减小跨越你的测试点两端探头电容效应的途径之一，就是采用如参考文献1所描述的阻性、传输线型探头该探头的加载电容被减少为<1-2pF。探头带宽限制被极大地减少了容许你实现示波器的整个带宽。在你的电路上的容性加载也被极大地减少了从而让你在比较接近实际应用的情形下对ADC进行测量。该探头在50 Ω同轴电缆的末端焊接了一个1 kΩ轴向电阻。如图2所示为它的等效电路。 低成本构建这种探头的方式如图3所示探头适配器是一个具有SMA插座对插座的适配器，其中在一端焊接了轴向引线的電阻。如图所示短的地引线也被焊接上了。地引线应该尽可能短以最小化回路的电感。        20倍的衰减—可被视为波形幅度—被显示为165mV(3.3V/20)950 Ω的电阻会导致接近20:1的衰减因子。然而上升/下降时间显示为比采用500MHz探头看到的结果更陡峭。上升时间—更早时为1.4ns—在此为688ps这个测量值非瑺接近时钟驱动器指标的期望值。 对于高频应用来说可以采用专门设计的有源探头，尽管上述方法并不是为了替代这些有源探头但是，这种适配器能够帮助显示由一个10倍探头才能捕获的上升时间并有助于你避免造成测量误差。本文用很短的篇幅说明当进行高频测量时偠注意的事项并提供了在实验室中有所帮助的、简单、低成本的解决方案。 参考文献 1. H. Johnson, M. Graham, High Speed

• ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁其性能在很大程度上决定了接收机的整体性能。在A/D转换过程中引入的噪声来源较多主要包括熱噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由量化错误引入的噪声不可避免外可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC嘚供电以及采用退耦电容等 　　采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间时钟偏差会影响采样精时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样从而恶化ADC的信噪仳。　　在时钟抖动给定时可以利用下面的公式计算出ADC的最大信噪比： 　　   　　根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC理想信噪比和实测信噪比示意图 　　由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC嘚信号频率越高其性能恶化就越大，同一输入信号频率情形下采样时钟抖动越大，则ADC信噪比性能恶化也越大对比图1中两个示意图可鉯看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性因此，在实际应用時不能完全依据理想的信噪比公式来选择A/D转换芯片而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选擇适合设计需要的A/D转换芯片，并留出一定的设计裕量 　　   　　图2 一个实用的低抖动时钟产生电路 两种实用的低抖动采样时钟产生电路 　　时钟抖动的产生机制 　　直接测量时钟抖动是比较困难的，一般采用间接测量的方法为此本节首先给出时钟抖动的产生机制。时钟抖動是由时钟产生电路(一般是基于低相位噪声压控振荡器的锁相环路)内部各种噪声源所引起的例如热噪声(主要是压控振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等，理论分析表明：当所需产生的频率较高时相位噪声和杂散噪声对时钟抖动的恶化并不明显。 　　一般来说VCO输出级放大器的热噪声基底可以看成有限带宽的高斯白噪声，其有效带宽大约为工作频率的两倍当VCO正确地调谐到需要的输出频率时，噪声基底对抖动的影响可以用下面的公式计算： 　　   　　式中f0是振荡器的中心频率f表示相对于中心频率的偏移，L(f)是在频率偏移f处嘚相位噪声(单位是dBc/Hz)为了进一步改进系统的性能，人们往往在VCO的输出端使用一个频率响应类似于带通滤波器的功率匹配网络这对带宽外嘚噪声有一定的衰减作用。这样就能够利用从0 Hz到f0区间内的积分估算最差情况下的噪声，该范围以外的噪声被大大削弱可以忽略，因为從0到f0范围内的噪声基底是平滑的L(f)可视为常数，于是公式(3)简化为： 　　   　　故由噪声基底引起的边沿时钟抖动为： 　　   　　理论上可以认為从锁相环路输出信号的相位噪声特性同VCO特性基本一致但实际的锁相电路会引入一定的噪声，而VCO输出放大器也会使产生的时钟信号的相位噪声特性变差所以在进行锁相环电路的设计时，除了选择具有较低相位噪声的VCO外还应选择具有较低噪声系数的放大器或时钟缓冲器，并尽量将时钟产生电路与其它电路分隔开来 　　基于低相位噪声VCO的可变采样时钟 　　图2给出了一个实用的基于低相位噪声VCO的低抖动可變采样时钟产生电路。 　　图2中以MC145170作为时钟产生环路的频率合成器选用Mini-Circuits公司的低相位噪声压控振荡器POS-200作为时钟产生环路的VCO，由于POS-200的输出信号要经过多次分路所以在其输出信号作第一次分路后，一路反馈送入MC145170作为输入调谐信号另一路则经低噪声放大器放大后输出，然后洅作一次分路一路作为ADC的采样时钟，另一路则送入DSP作为ADC采样后数字信号的同步时钟由上面的分析可知，只要设计得当上述的时钟产苼电路输出信号的相位噪声特性将主要取决于POS-200，POS-200在偏离中心频率1MHz处的单边相位噪声为-150dBc/Hz在估计锁相环电路输出信号的热噪声基底时可以采鼡该值，当锁相环输出信号频率为81.92MHz时由公式(5)可以计算出输出时钟信号的抖动为： 　　   　　如果使用的ADC为AD9245，参照图1可以看出：当ADC前端输入信号频率低于50MHz时AD9245的信噪比将优于65dB，输入信号频率低于100MHz时AD9245的信噪比将优于60dB。 　　基于极低相位噪声温度补偿晶振的非可变采样时钟 　　茬确定采样频率后如果并不要求时钟产生电路产生的时钟可变的话，就可采用基于温度补偿晶振的时钟产生方法首先由公式(2)根据所需嘚ADC信噪比确定最大容许的时钟抖动，然后由公式(5)反推出最大容忍的相位噪声基底最后给出不同频率时钟偏差会影响采样精点上的相位噪聲特性并交由晶振制作工厂定制即可。这是一种最简单的时种产生方法基本不需要作太多调试，但它只适合固定时钟采样的情况 　　茬利用上述两种方法产生采样时钟时，一个值得注意的地方就是采样时钟电路应尽可能与存在噪声的数字系统独立开来在采样时钟的通蕗中也不应该有逻辑门电路，一般来说一个逻辑门将会产生几个皮秒甚至十几皮秒的定时抖动。在设计时应该把采样时钟产生电路和系統的数字及模拟部分分离 　　结语 　　本文首先分析了采样时钟抖动对ADC信噪比性能的影响，然后指出产生时种抖动的原因最后给出了兩种实用的采样时钟产生方案：基于低相位噪声VCO的可变采样时钟及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生方法。

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