总的分为面积约束和时序约束。7n*u1P
对时钟进行约束是对时钟的周期波形进行描述。
如果存在PLL那么首先对输入的初始时钟用create_clock进行约束。
对PLL输出时钟在基于输入时钟进行約束$e@uS"T B
虚拟时钟是指在当前要综合的模块中不存在的物理时钟。比如设计外的DFF的时钟。;t9O
建立这样的时钟有益于描述异步电路间的约束关系
2.6 DC可以对时钟的哪些特性进行约束?
约束时钟网络的skew
2.10 如何对当前设计的端口外部条件进行约束
输入驱动大小,输出负载的大小扇出夶$Il7q"zX4kO
使用set_load 对输出电容值进行约束
我们知道,基于path会有四种路径形式DC中提供
定义寄存器和寄存器之间的路径;
定义输入与寄存器之间的路径;
定义寄存器与输出之间的路径;M(bP:D.{ i
定义输入延时,来约束设计中输入逻辑的时序
定义输出延时来约束设计中的输出逻辑的时序
2.16 如何对组匼电路进行约束?
采用对电路时钟周期的约束的方式来约束电路的速度使用create_clock
2.18 当一个组合电路超过了时钟周期约束,那么该如何处理iaas*`)`.HY
如果必须要满足时钟周期约束,那必须修改设计如果不必要严格要求,那么可以set_false_path可以躲过path
2.19 当出现环路电路是如何约束电路?
DRC是电路必须滿足的设计规则使用
2.21 在添加了4种路径约束后,如何为某些路径移除约束呢Qn eIGh0m1e
对于某些路径需要在固定的几个周期内完成,如何对这些路徑进行约束
在添加这些特殊的路径约束,如何恢复原来通用的时序约束I+esCd O [M
2.24 如何对三态门进行约束?
由于综合时默认三态门是enable的,所以對某些路径要设置set_false_path
2.25 如何对门控时钟进行约束以保证功能正常?
设置对某些网络比如时钟或者复位不进行添加buffer等操作应该怎么约束?
3.1 综匼时有28wh多少毫安选择综合策略呢?!CO IFq1R
将设计作为一个整体可得到较好的结果"Xr"HUUu v%L
对多时钟的综合更为适合
每个子模块都有自己的script,便于管理#hyn%g-p
當一个模块改变时不用重新综合所有设计
方式有何缺点?d1H6JK
子模块改变则整个设计都要重新综合
对多时钟设计综合效果不好
TOP的关键路径在孓模块也许并不是关键路径
设计映射为门之后时序和面积约束可以再定义,incremental确保维持以前的电路结构只作改善时序和性能,不添加不必要的逻辑
4.3 想对单独的单元看面积报告,
4.5 若设计规则和时序违反约束,如何查看
4.6 如何查看连线的扇入,扇出负载,电容和跳变时间
洳何看整个综合后的网表中使用28wh多少毫安种类型的电路门? tMU1y|
DC支持输出什么格式
DC支持输出什么格式?
5.1 DC支持输出什么格式
5.2 如何输出网表文件?
5.1 DC支持输出什么格式
5.2 如何输出网表文件?