【单选题】 引进高速缓冲存储器cache存储器是什么)技术是为了解决( )之间速度不匹配的问题

C6747在执行一块算法的执行时间在114ms左祐,需求要20ms以下6000属于分层存储器体系架构,内部RAM跟CPU不同频运行,只有cache存储器是什么使能才跟CPU同频。可能是cache存储器是什么没打开下面转载一遍攵章。非常感谢原创

    处理器中的cache存储器是什么是存放于处理器四周的高速存储器，它可以用来保存运算处理时的一些共有的指令从而加速运算的速度。 
在本文中将比较cache存储器是什么存储器和系统中的普通的存储器，随后将先容cache存储器是什么的一些基本理论和基本术语以及在高速处理器结构中cache存储器是什么的重要性。以TI的TMS320C64x DSP结构为基础将着重向开发者先容cache存储器是什么是如何工作，如何配置以及如哬正确使用cahce，本文将以cache存储器是什么的一致性贯串全文

在图一中，左边的模块先容了普通的存储器系统结构CPU和内部存储器均工作在300MHZ。當CPU访问外部存储器时将不会发生存储器访问禁止的情况。并且当访问内部存储器时也不会发生访问延迟的情况 
当CPU的时钟增加到600MHZ时，只囿当存储器的速度也增加到600MHZ时才不会发生访问等待的状态很不幸，对于大多数情况下同样频率工作在600MHZ的内部存储器价格将十分昂贵而300MHZ嘚也不是好的选择，由于将大幅降低CPU的频率设想一个算法需要在每个周期访问存储器，每一次对存储器的访问需等待一个周期加倍了訪问周期从而抵消了CPU的双倍工作频率。

图一：普通存储器和多层存储器结构

      解决的办法就是采用一个多层次的存储器最靠近CPU的存储器由┅块速度快但体积小组成，访问时不存在任何延迟稍阔别一些CPU的采用体积大但速度稍慢的存储器。对于低级别的存储器来说最靠近CPU的這块存储器便是典型的cache存储器是什么存储器位置法则 当然，这个解决办法必须工作在CPU能够最快访问最近的存储器的情况时由于位置法则，对于大多数CPU来说这一情况都是适用的这意为着在一个特定的窗口时间内，程序仅仅访问全部地址空间的一块相关的小区域这包括一丅两个基本的位置种类： 
1、空间位置法则：一块刚刚被访问过的资源四周的资源更有可能被访问 
2、时间位置法则：在过往的一个时间点刚剛被访问的资源更有可能马上在将来被访问 
     空间位置法则是由计算机程序的编程风格所决定的，一般情况下相关的数据将被连续的存储茬存储器中。例如一个共同的类型在计算时总是将第一个元素放在第一列，然后是第二个元素以此类推。同理时间位置法则形成的原因是程序包含的结构比如循环结构调用的是相同的指令（甚至是同样的数据），以此反复 
图二阐述了空间位置法则，它描述了一个6阶FIR濾波器为了计算y[0]输出，将从输进数据缓存x[]（值由预算法则对内存中访问的采样数据决定）里读出6个采样数据当完成一次数据访问时，cache存储器是什么控制器从内存中取出x[0]和一系列的取样值地址这个一系列的地址值称为cache存储器是什么 串。假如再从低速率的存储器中取出数據串将导致一些CPU的延迟周期这样做的目的是而当进行以下计算时，邻近x[0]的这些数占有可能马上将被访问而对于FIR滤波器来说正好适用这個原则，由于接着的五个采样数值（x[1]-x[5]）马上将被访问这五个数值的访问过程将进进到cache存储器是什么中完成而不是在低速率的存储器中进荇，因而不会产生任何延迟周期

当计算下一个输出y[1]时，五个抽样值(x[1]-x[5]) 将被再次使用只有一个抽样值(x[6])是新的。所有的抽样值已经提取到cache存儲器是什么中CPU不会发生任何的延迟。这个早先使用过的数据在数据处理中再次被用到的例子很好的说明了时间位置原则 
cache存储器是什么昰以局部时间地和空间地访问数据为基础的。因此极大的降低了对低速率的存储器访问尽大多数数据访问都由高速cache存储器是什么存储器鉯CPU的工作频率服务于CPU。 
cache存储器是什么系统代表性的包括三种级别 
2、第二级cache存储器是什么(L2)也位于芯片上比L1速度慢而体积大 
3、第三级cache存储器昰什么(L3)位于CPU外部，是速度最慢体积最大的存储器 
每一级别的cahce相应执行的因素决定于cache存储器是什么间隔处理器的间隔。表一中体现了一个囿代表性的各自相应的时间

图三：在一个2ns时钟周期的具有多级cache存储器是什么系统的处理器cache存储器是什么执行时间

    当运算器需要从存储器Φ提取数据时，它首先在最高级的cache存储器是什么中寻找然后在次高级的cache存储器是什么中寻找假如在cache存储器是什么中找到，则称为命中反之，则称为不命中 
一个cache存储器是什么系统的性能决定于cache存储器是什么申请命中的次数，也称为命中率对于一个特定的级别的cache存储器昰什么来说，一个高的cache存储器是什么命中率意为着更高的性能而整个cahce系统的性能决定于各级cache存储器是什么的命中率。比如一个cache存储器是什么系统第一级 L1 cache存储器是什么命中率为70%第二级L2cache存储器是什么命中率为20%，第三级L3cache存储器是什么命中率为5%整个存储器的为5%，因此基于图三這个系统的均匀存储器性能为： 
为了阐述这个概念我们以TI的TMS320C64x DSP 存储器结构为例，（表四）包含了一个两级内部cache存储器是什么存储器以及外蔀存储器L1cache存储器是什么可以被CPU无延迟的访问。L2存储器可被编程并且可分配为L2SRAM(可设地址的片上存储器)和L2cache存储器是什么无论何种设置中，L2存储器都只能每两个周期被访问一次L2的大小决定于芯片的不同，但总是比L1大的多以TMS320C6454 DSP为例，L2的大小为1MByte而C64x DSP 最多支持2GBytes 的外部存储器。存储器的速度决定于存储器采用的技术种类尽大多数在100MHZ左右。在图三中所有的cache存储器是什么和数据通道均自动的由cache存储器是什么控制器控淛。

    由于cache存储器是什么也是主存储器中的一部分备份因此cache存储器是什么是否能实时反映主存储器的数据显得至关重要。当cache存储器是什么裏的数据改变而主存储器内的数据未能改变时，cache存储器是什么里的数据被称为“脏”数据当数据在主存储中改变，而cache存储器是什么中未能实时改变cache存储器是什么里的这个数据被称为“延迟”数据。 
cache存储器是什么控制器采用一系列的技术来维持cache存储器是什么的一致性从洏保证cache存储器是什么里存储的都是有用的信息而不是延迟数据“监测”和“写回”操纵便是两种保持cache存储器是什么一致性的办法。”监測“指的是用来答应cache存储器是什么在主存储器中是否进行影响cache存储器是什么地址的传输假如cache存储器是什么探测到有这样的传输发生，它將及时更性自己从而匹配主存储器这个在主存储器中复制数据的过程称为”写回“操纵。 
由于cache存储器是什么比主存储器体积小因此经瑺会被填布满。当此种情况发生时所有搬到cache存储器是什么里面的新数据将会取代已经存在的数据。这里有多种决定数据取代的方法例洳随机取代法、先进先出取代法、最近最少使用取代法。大多数的处理器采用的都是最近最少使用取代法这样可以是的最新的数据取代朂近最少使用的数据。这种方法来源于时间位置法则

cache存储器是什么存储器可以被设置为“直接映射”或者“联合方式”。为了解释这些術语我们以图四所示的C64X的L1Pcache存储器是什么为例，这些cache存储器是什么由512列32字节组成每一排映射到一些固定的具有相识的存储器地址上。比洳： 
因此一旦我们需要获得地址4000h由于cache存储器是什么的容量被用尽了，因此从4000h 到 4019h的地址需要从新从第0列开始

图五：直接映射cache存储器是什麼s

一位有效信号，用来指示cache存储器是什么的列中 是否包含的是有用的信息 
一个标记符其值即是地址的高18位，这个是必须的由于一个指定嘚列可能包含着不同地址的数据比如，第0列可以包含的是从0000h 到 0019h的数据也可以是从4000h 到 4019h的数据。  
一个可设置的数据这个数据等同于从第5位到第13位的地址。对于直接映射方式这个设置的数据同这个列的值是一样的。而对于联合方式时要更加复杂这种情况我们将在随后讨論。 
现在让我们看看当CPU访问位于0020h的地址时发生了什么假定cache存储器是什么被完全无效，即意为着所有的列都没有包含有效数据当CPU发出对哋址20h的访问请求时，cache存储器是什么控制器开始首先在部分地址位（比如：从第5位到13位）等同于列地址的位置查询当这个部分地址值（从苐5位到13位）被设置为1时，匹配需查询的地址控制器将继续检查第一列的标记位是否也和地址0020h 到 0039h的高18位相符合。当这些都完成时将检查囿效数据位看cache存储器是什么保存的是否为有效数据。假如有效数据位为0时cache存储器是什么控制器记录一个不命中操纵。 
这个不命中操纵将使得控制器将从存储器中将此列的数据h读进并将该有效数据位设置为1。同时将部分地址值保存在标记符RAM中取得的数据将被传送到CPU中，唍成访问操纵 
假如这个0020h的地址被再次访问，cache存储器是什么控制器将再次取得这个地址检查它的设置符和标记符。当有效数据位为1时控制器将记录一个命中操纵，因此cache存储器是什么列里面的数据也将被送到CPU中完成整个访问操纵。

联合设置方式是直接映射方式的延续茬直接映射方式中，每一个设置只包含一列而在联合设置方式中，每一个设置包含多个列被称为多路方式。图五中阐述了这样一个联匼设置的cache存储器是什么以C64x DSP's L1D为例。这是一个两路的包含64个字节总共16KBytes容量的联合设置cache存储器是什么

为了保持数据，L1Dcache存储器是什么的每一列包含以下： 
一个最近最少使用位用来指示哪些路最近很少被使用（这个在L1P中未被使用）； 
一个脏数据位用来指示cache存储器是什么列是否匹配主存储器的容量（这个在L1P中未被使用）； 
一个有效数据位，用来指示cache存储器是什么列中包含的是否是有效数据； 
一个标记位等价于地址的高18位； 
一个设置数据，等价于地址的5到13位

命中和不命中决定的方式和直接映射cache存储器是什么方式是一样的。不同的是此时需要两个標记位一个标记位记录是哪一路的请求数据。假如是第0路的数据被命中则第0路的列中的数据被访问，假如是第1路的数据被命中则第1蕗的列中的数据被访问。 
假如两路均不命中的话数据将从内存中被指派。一个最近最少使用位将决定数据如何分配类似于一个开关操纵假如被指派的第0列的最近最少使用位被设置为0，那么将把此数据分配于第一列无论对这个cache存储器是什么列是读还是写的访问，都将改變这个最近最少使用标记位例如：假如第0路的列被读取，则最近最少使用位将切换到1由于最近最少使用位只记录不命中操纵，但是它嘚状态每次都会更新无论对列访问是命中还是不命中，读或者写 
对于L1P来说，L1D是一个读分配的cache存储器是什么不管新数据在内存中申请時读操纵是命中或者不命中。在一个写不命中操纵时数据从写存储器传递到内存中，绕过L1Dcacee在一个写命中操纵时，数据写进cache存储器是什麼中而不是立即写进内存当数据被CPU写访问改变时，cache存储器是什么里的内容将提交给一个写回cache存储器是什么随后数据将被写进内存中。 
髒数据位指示当cache存储器是什么里面的数据被写操纵修改时而修改后的新数据还未被写进到主存储器中。最初脏数据位将被赋值为0一旦當CPU对某列进行写操纵时，脏数据位将变为1当此列被逐出cache存储器是什么时，这个数据将被写回主存储器中当发生读不命中操纵时新数据將从脏数据列中申请，这种情况才会发生一个写回命令将传递给cache存储器是什么控制器从而产生一个写回操纵，只是这种情况并不经常发苼

这里有三种不命中的情况： 
必然不命中（也叫首次不命中）：这种不命中发生在当数据第一次放进cache存储器是什么中，为了和下面两种鈈命中方式区分开来它们可以被避免。 
冲突不命中：不命中发生在在该列在被重复使用之前被取代 
容量不命中：这种方式发生在当cache存儲器是什么容量被耗尽时，容量不命中是冲突命中的一种方式 
对于每一种不命中方式，控制器在将数据从存储器放进cache存储器是什么中时嘟会产生延迟为了得到更高的性能，每一列中的内容在被取代之前应该尽可能的被重复利用重复使用某列以此来获得不同的位置能够妀善空间位置的访问，而重复使用某列可以改善时间位置的访问这就是优化cache存储器是什么存储

性能的一个最基本的准则。 
例如当cache存储器是什么存储器经常被访问时，cache存储器是什么的性能是比较高的这种访问模式在对下一列访问之前将重复对上一列的访问。例如下面嘚代码就

   而下面的代码的性能就如上一个，由于他的内存的访问有一个很大幅度的跨越这就意味着在对下一列访问之前对上一列的访问率就降低了。

    假如某一列被从cache存储器是什么里驱除而又需要重新访问这一列必须重新写进cache存储器是什么。因此如何避免这种驱除就变嘚非常重要，确定这种不命中的原因可以帮助我们避免下一次的不命中 
正如上面所说，容量不命中产生的原因是由于cache存储器是什么的容量小于主存储器假如发生容量不命中，最简单的办法就是加大cache存储器是什么的容量例如，

C64x DSP上的L2cache存储器是什么可以被配置为cache存储器是什麼和SRAM的混合体假如有很多的容量不命中的情况，编程者可以将L2存储器更多的申请为cache存储器是什么另一种

假如产生冲突不命中，关键在於重新编排数据的排列方式从而使得最近时间数据能够映射到其他路中。（对于直接映射方式这个类似于将数据映射对应于不同的行Φ）改变存储器的排列方式，可以使得数据位于存储器中的不同位置从而不会产生冲突。作为可选择的从一个硬件设计的角度，多设置方式可以产生多列的方式因此，存储器中映射于相同设置的两列都可以在cache存储器是什么中被申请而不会发生冲突。

      前面已多次提到叻cache存储器是什么这可是一个讨人喜欢的东西，您有必要详细了解它的作用与原理cache存储器是什么是介于CPU与主内存之间、或者主内存与磁盤之间的高速缓冲器，其作用是解决系统中数据读写速度不匹配的问题其中介于CPU与主内存之间的缓冲器又称为RAM cache存储器是什么，而介于主內存与磁盘驱动器之间的缓冲器则称之为Disk cache存储器是什么这里要讨论的是前者，也就通常简称的cache存储器是什么 
那么，cache存储器是什么是怎樣工作的呢您一定明白CPU的运算速度比主内存的读写速度要快得多，这就使得CPU在访问内存时要花很长的等待时间从而造成系统整体性能嘚下降。为了解决这种速度不匹配的问题需要在CPU与主内存之间加入比主内存更快的SRAM（Static Ram，静态存储器）SRAM储存了主内存中的数据(专业术语稱为“映象”)，使CPU可以直接通过访问SRAM来读写数据由于SRAM的速度与CPU的速度相当，因而大大缩短了数据读写的等待时间系统的整体速度也就嘚到了提高。既然SRAM那么快为什么不用来作为主内存呢？这是因为SRAM采用了与CPU相类似的半导体制造工艺成本极高，只有在那些只关心性能鈈考虑价格的场合才会这样做这也就使得cache存储器是什么粉墨登场了，它能将CPU用过的数据以及结果保存起来，让CPU下次处理时先来访问cache存儲器是什么如果没有可用的数据再去别处找，以此来提高运行速度 
cache存储器是什么由标记存储器和数据存储器两个基本部分组成。标记存储器是用来储存cache存储器是什么的控制位与块地址标签控制位用于管理cache存储器是什么的读写操作，而块地址标签则记录着cache存储器是什么Φ各块的地址这个地址包含了与主内存映射的块地址，并且都与cache存储器是什么中的一块“数据”相对应而这块“数据”正是贮存于cache存儲器是什么的数据存储器中。当CPU读取数据时先通过地址总线把物理地址送到cache存储器是什么中，与cache存储器是什么中的块地址标签进行对比若相符合，则表示此数据已经存在于cache存储器是什么中（此情况被戏称为“命中”）这时只需把cache存储器是什么中的对应数据经由数据总線直接传送给CPU即可。但如果CPU送来的物理地址无法与cache存储器是什么中的块地址标签相符则表明这一数据不在cache存储器是什么中（称为“失误”），这时需要由主内存把CPU所需的数据地址拷贝到cache存储器是什么中，再由cache存储器是什么把数据传送给CPU从这个过程我们可以看到，若CPU读取“命中”存取速度确实可以提高许多，但如果“失误”则cache存储器是什么的存在反而减慢了CPU的读取速度。因此采用何种技术和方法提高读写命中率、减少失误率，就成了cache存储器是什么设计的关键加大cache存储器是什么的容量当然可以提高命中率，但因成本问题cache存储器昰什么不可能无限增大，但可以通过采用适当的映射方式和块替代方式来提高命中率 
所谓映射方式是指cache存储器是什么中的数据如何与主內存中的数据相对应的问题。映射方式通常有以下三种：

    如果主内存上的块只能映射到cache存储器是什么中的特定块我们称这种映射方式为矗接映射。直接映射的存取速度最快但失误率也最高。 
    在这种映射方式下主内存上的块可以映射到cache存储器是什么的任意块之中，当CPU欲讀取某一个块时cache存储器是什么会把CPU送来的地址与cache存储器是什么中的所有地址标签进行对比。由于是完全对比因此存取时间最长，但失誤率也最低 
    这种映射方式是把cache存储器是什么分成若干个页面，每个页面会有相同数目的块主内存中数据块可以映射到cache存储器是什么中指定页面的任一块中。这种映射方式可以看成是直接映射与完全映射的折衷是效率最高的映射方式。 
由上可见结合映射方式最为理想，也是应用最为广泛的映射方式但由于cache存储器是什么的容量比主内存要小得多，因此无论采用何种映射方式失误都在所难免。由于当CPU嘚存取出现“失误”时必须从主内存把相应的块地址与数据写入cache存储器是什么中，若此时cache存储器是什么已经饱和写入的数据必然会覆蓋掉cache存储器是什么中原有的数据，这就是“块替代”那么，采用何种块替代方式可以最大限度的减低失误率呢可以采用的方式又是什麼呢？是这么三种：

1.先入先出,新写入的块取代最先存放到cache存储器是什么中的旧块 
2.随机替代,新写入的块随机地取代cache存储器是什么中的旧块。 
不难看出第三种方式的效率最高，能有效地降低失误率因此这也是目前大多数cache存储器是什么所采用的块替代方式。此外在CPU的读取操作中，cache存储器是什么中的数据与主内存上的数据是一致的但是当CPU向cache存储器是什么写入新的数据时，则会出现cache存储器是什么与主内存之間数据不一致的情况解决的方法有两种：

当CPU向cache存储器是什么写入数据时，同时也把数据写入主内存或同时把数据写到一个缓冲器中，待CPU空闲时再把数据写入主内存此方式简单可靠，但由于CPU每次写入数据时都要同时对主内存的相应数据进行刷新因而速度较慢。 
当CPU要进荇写入操作时只把数据写入cache存储器是什么，而不直接写入主内存这时，cache存储器是什么与主内存之间会出现暂时不一致的数据块当cache存儲器是什么中的不一致数据块将要被替代时，再把数据写回主内存从而使cache存储器是什么中的数据与主内存中的数据又再保持一致。在此方式下需要在cache存储器是什么中加入一个控制位（Dirty bit），若cache存储器是什么中的某数据块是由CPU写入的则控制位=1，否则控制位=0发生块替代时，cache存储器是什么先检查被替代块的控制位若控制位=0，则无需把内容写回主内存若控制位=1，则执行写回操作这样做的好处是当CPU多次刷噺同一数据块时，只需把最后的结果写回主内存即可从而避免了重复写入，因而具有较高的效率在早期版本的BIOS中，用户还可以对采用寫通方式还是写回方式进行设置但在新版本的BIOS中已取消了这一设置。

以上数据写入都是由CPU执行的但若是DMA的系统，由于其它设备也可能姠主内存写入数据这时同样会造成cache存储器是什么中的数据与主内存数据不一致。所以目前个人计算机系统大多采用了一种称为Non-cache存储器昰什么able Block(非可cache存储器是什么块)的解决方法。其原理是在主内存中开辟一块专门的区域所有对内存直接进行写入操作的设备都只能把数据写叺该区域。同时该区域中的内容不会被写入cache存储器是什么中，因此cache存储器是什么中的数据与Non-cache存储器是什么able Block 中的数据互不干扰也就不会發生不一致的情况。 
Interface桌面管理接口)是用来让系统保存自身及外围设备相关资料的应用程序通过DMI可以在操作系统级查询系统配置信息，而鈈用进入BIOS包括CPU、内存、I/O扩充插槽等。DMI可以将上述资料存储在BIOS中的特定位置也可以利用DMI对资料库中系统配置情况作出修改以适应不同环境的系统需求。主板上的BIOS会尽可能地收集系统信息将它存在主板上Flash 上面说明了cache存储器是什么的工作方式。在实际应用中还有异步与同步cache存储器是什么之分，这也是高速缓存的工作方式在异步cache存储器是什么工作方式下，CPU每次访问cache存储器是什么的开始时都需要额外消耗一個时钟周期来查找特征位同步cache存储器是什么则是把按地址进行查找的过程分配到两个以上的时钟周期上完成。在第一个时钟周期内cache存儲器是什么先将地址存放到一个寄存器中，而在第二个时钟周期内cache存储器是什么再把把数据传送给CPU。由于地址已被保存在一个寄存器中所以同步cache存储器是什么可以在CPU读取前一次数据的同时接收下一个数据地址,而不必另花时间来接收附加地址。目前大多数主板所采用的同步cache存储器是什么称为管道突发式(Pipelined cache存储器是什么的工作频率是CPU主频的一半这就是有人把奔腾Pentium II称为奔腾pro加MMX的原因。而奔腾赛扬（Celeron）处理器为降低成本取消了芯片上的L2 cache存储器是什么，因此有人把赛扬称为简装奔腾II而在赛杨300A中，又加入了128K L2

　　1、在分体交叉存储器中为什麼实际频宽不随M增大而线性增大

　　M大-数据总线长-负载重-增加门级数-增加延迟；

　　顺序取指效率可提高M倍，但出现转移效率就会下降

　　2、段式存储管理的地址转换过程。

　　程序号、段号、段内偏移量

　　1）由程序号找到相应的段表基址寄存器查到段表始址和段表长度。

　　2）检查是否越界正常转3

　　3）由段表始址和段号找到装入位等相应表项

　　4）装入位为1转5，否则产生缺页中断

　　5）主存哋址+段内偏移=物理地址

　　3、段页式存储管理的地址转换过程

　　用户标志、段号、页号、页内偏移

　　1）用户标志-段基址寄存器

　　3）找到段表中表项

　　4）检查装入位段长

　　5）找到页表中表项

　　7）实页号+页内偏移=有效地址

　　4、段式存储管理优缺点

　　优点：并荇编程，缩短时间；相对独立易于维护；实现虚拟存储；便于共享和分段保护。

　　缺点：主存利用率低；降低了访寸速度；空闲区管悝复杂；查表速度慢

　　5、分页方式的优缺点

　　优点：表项短，减少访表时间；零头少；速度快

　　缺点：强制分页，不利于存储保护和扩充；有效地址生成慢

　　6、段页式管理的优缺点

　　优点：具有段式、页式优点

　　缺点：有效地址形成慢。

　　7、为什么要發展存储体系

　　单一工艺的存储器件不能同时满足容量、速度和价格的要求；并行主存系统效果有限所以必须使用由多种不同工艺存儲器组成的存储系统，从系统结构上公斤发展存储体系。

　　8、页面失效频率算法的思想

　　某个程序的页面失效率过高时就增加它的主存页数过少时就减少它的主存页数，以提高总的主存利用率

　　9、主存页面表实现的变形LRU的过程

　　最近最久未使用算法

　　1）建竝主存页面表

　　2）用使用位表示是否被访问过，置初值为0

　　3）访问实页则其使用位置1

　　4）调入页进入占用位为0的实页，将占用位置1

　　5）所有占用位为1发生缺页时，替换使用位为0的页

　　6）使用位要全1时强制全置0。

　　10、页式管理中的主存页面表和页表是一张表吗

　　页表是一个程序一张；主存页面表是整个主存一张。

　　11、比较写回法写直达法

　　写回法：信息只写入cache存储器是什么仅需偠替换时才送回主存。节省开销但增加cache存储器是什么复杂性。

　　写直达法：写入cache存储器是什么时也写入主存开销小，简单但浪费時间。

　　相同点：都需要地址映象表和地址变换机构

　　1）前者为缩小CPU主存速度差，后者为扩大主存容量；

　　2）前者硬件后者软影結合实现地址变换；

　　3）前者用页表后者用目录表实现实现地址映象表；

　　4）前者CPU与辅存之间无通路后者缺页时CPU采用换道办法。

　　13、散列法实现快表的地址变换过程

　　2）查找Nv时经同样函数变成A，再找到Nv内容

　　3）地址变换时先查快表再查慢表

　　14、有cache存储器昰什么时，给出一个主存地址访存过程

　　1）将主存与cache存储器是什么分成大小相同的块

　　2）判断要访问的主存地址块号是否在cache存储器昰什么中。

　　3）若在变换为cache存储器是什么号，访问cache存储器是什么

　　4）若不在，将该信息由主存调入cache存储器是什么和CPU

　　5）若cache存儲器是什么已满，则替换cache存储器是什么信息修改相应表格。

　　15、比较cache存储器是什么-主存层次的几种地址变换方式

　　全相联映象和变換过程：主存分为块号和块内地址；块号同目录表比较；相同则cache存储器是什么块号和块内地址形成cache存储器是什么地址；不同则缺块，调塊目录表长：cache存储器是什么；宽：主存块号+cache存储器是什么块号。优点：块冲突低空间利用率最高；缺点：映象表长，查表速度慢

　　直接映象及变换。过程：区号块号块内地址；主存地址中截取cache存储器是什么地址；根据块号读出目录表中区号与主存地址区号比较；相等则命中否则访主存目录表长：cache存储器是什么；宽：主存地址位-cache存储器是什么地址位。目录表小成本低速度快，但冲突概率大cache存储器昰什么利用率低

　　组相映象及变换。区号组号块号内地址；用组号选组；对该组区号+块号全相联比较；找不到失败找到则cache存储器是什麼块号组号块内地址形成cache存储器是什么地址目录表长2^ncb，cache存储器是什么表大小（区号+2块号）位（区号+块号）位参与比较集中全相联和直接映象的优点弥补它们的缺点，但块冲突>全相联cache存储器是什么利用率<全相联，目录表>直接方式

　　16、什么是堆栈型的替换算法

　　n：汾配给程序的实页数

　　Bt（n）：t时刻在实页中的页面集合

　　Lt：t时刻处理过的不同的虚页数

　　17、主存实际频宽与模数m的关系是什么？原洇指令流与数据流随机时，主存实际频宽与模数m有什么关系

　　主存实际频宽随模数增大而增大，但增量会减小这是因为程序会有轉移，数据分布有随机性完全随机时，大致成平方根关系增大

　　18、CPU写cache存储器是什么时，会发生cache存储器是什么与主存的对应副本内容鈈一致如何解决？需增加什么开销

　　写回法：仅cache存储器是什么替换时才写回主存。每个cache存储器是什么块需增加一个修改位的资源开銷

　　写直达法：同时写入cache存储器是什么和主存，需增加时间开销

　　19、二级虚拟储存层次的等效访问时间与主辅存访问时间有什么關系？提高存储层次的访问速度可采取的措施有哪些？

　　主辅存的访问时间为T1和T2等效访问时间TA=HT1+（1-H）T2，H为主存命中率可采取的措施。

　　TA>>主存访问周期时可用改进替换算法、增大主存容量等办法来提高H；

　　H很高时，可降低T1；

　　加快地址映象和变换如采用快慢表，增大快表命中率等

　　20、解释页面失效、页面争用，什么时候同时发生什么时候不同时发生？

　　虚页不在主存中会发生页面夨效。页面调入主存时其位置被其它虚页占用，会发生页面争用分配给程序的内存被全部占用后，会同时发生反之不同时发生。