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如何在ISE环境中使用ModelSim仿真.pdf
简介：本文档为《如何在ISE环境中使用ModelSim仿真pdf》，可适用于电子通讯领域，主题内容包含jbb（彬彬有礼）ISE使用说明系列文档第页如何在ISE环境中使用ModelSim仿真作者：jbb（彬彬有礼）说明：以下说明中ISE为版本！、准备在符等。
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如何在ISE环境中使用ModelSim仿真.pdf
如何在ISE环境中使用ModelSim仿真.pdf
简介：本文档为《如何在ISE环境中使用ModelSim仿真pdf》，可适用于电子通讯领域，主题内容包含jbb（彬彬有礼）ISE使用说明系列文档第页如何在ISE环境中使用ModelSim仿真作者：jbb（彬彬有礼）说明：以下说明中ISE为版本！、准备在符等。
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很不错！！
九州志 | 楚道石传奇·夕食啖血录（上）| 温雅
不完整的，目前作者还没更新完
先将就着看吧
南方CASS9.0完整教材
很不错的书
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首先是破解6.5se版本，这个在网上有很多的资料，很容易的破解，这个是笔记容易的。&我的目的很明确，就是ISE可以直接调用modelsim仿真，接下来设置modelsim，可以为ise调用，首先要明确，modelsim为ise可以使用，modelsim必须要含有xilinx的库，接下来 了解modelsim中要生成的3个库。 simprims_ver:用于布局布线后的仿真。 unisims_ver :如果要做综合后的仿真，还要编译这个库。 xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。 第一步：在modelsim环境下，新建工程，工程的路径与你想把库存储的路径一致。（注意：此处一定要注意把Modelsim安装在简单路径下，最好不要有中文与空格，否则你会在编译snisims_ver 是问题多多，头疼之极，我的modelsim安装路径是在”D:\modeltech_6.5“）。& & & 第二步：新建库，库名起作simprims_ver。存放位置是：$MODEL_TECH/../simprims_ver。存放路径还是比较满意的，(*^__^*) 嘻嘻……，网上我看到很多人都放在估计的路径上，我觉得还是这个路径比较满意。 &&&
&第三步：在modelsim的命令栏上，打下如下命令：vlog -work simprims_ver G:/Xilinx91i/verilog/src/simprims/*.v&其中的G:/Xilinx91i是我的Xilinx的安装路径，你把这个改成你的就行了。(下同)编译完之后，你会发现你的工程文件夹下出现了一个simprims文件夹，里面又有很多个文件夹。这些就是我们要的库了。第四步：按照上面的方法，编译另外两个库。所需要键入的命令分别如下：vlog -work unisims_ver G:/Xilinx91i/verilog/src/unisims/*.vvlog -work xilinxcorelib_ver G:/Xilinx91i/verilog/src/XilinxCoreLib/*.v3个库都建好了，可以看到如下：&如果你想要编译的是VHDL的库，你需要建立的库分别是simprim,unisim和xilinxcorelib。这三个库所需要的modelsim指令分别如下： vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vcomponents.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vpackage.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_VITAL.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCOMP.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VPKG.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VITAL.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCFG4K.vhd vcom –work xilinxcorelib d:Xilinx/VHDL/src/ XilinxCoreLib/*.vhd关于VHDL方面，我没有实践过 第五步：把库建好后，接下来的事情就是使它成为modelsim的标准库。这只要修改modelsim安装目录下的modelsim.ini文件就可以了。修改后的内容如下： [Library] std = $MODEL_TECH/../std ieee = $MODEL_TECH/../ieee verilog = $MODEL_TECH/../verilog vital2000 = $MODEL_TECH/../vital2000 std_developerskit = $MODEL_TECH/../std_developerskit synopsys = $MODEL_TECH/../synopsys modelsim_lib = $MODEL_TECH/../modelsim_lib simprims_ver = $MODEL_TECH/../simprims_verunisims_ver = $MODEL_TECH/../unisims_verxilinxcorelib_ver = $MODEL_TECH/../xilinxcorelib_ver 注意的是，这个文件是只读属性。修改之前要把这个属性去掉。 第六步：关掉工程，重启modelsim。查看这3个库是否在library框里面。接下来说的是ISE的使用，新建一个工程，工程名是LED_TEST，&LED_TEST.v文件内容如下：=================================================================`timescale 1ps / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:&// Engineer:&//&// Create Date: & &22:11:04 06/06/2012&// Design Name:&// Module Name: & &LED_TEST&// Project Name:&// Target Devices:&// Tool versions:&// Description:&//// Dependencies:&//// Revision:&// Revision 0.01 - File Created// Additional Comments:&////////////////////////////////////////////////////////////////////////////////////module LED_TEST(& & CLK,& & RSTn,& & LED_Out);input CLK;input RSTn;output LED_O/*************************************///parameter T1S = 32'd20_000_000;parameter T1S = 32'd3;/*************************************/reg [31: 0]Count1;always @ ( posedge CLK or negedge RSTn )& & if ( !RSTn )& & & & begin& & & & & & Count1 &= 32'd0;& & & & end& & else if ( Count1 == T1S )& & & & begin& & & & & & Count1 &= 32'd0;& & & & end& & else& & & & begin& & & & & & Count1 &= Count1 + 1'b1;& & & & end/*************************************/reg rLED_Oalways @ ( posedge CLK or negedge RSTn )& & if ( !RSTn )& & & & begin& & & & & & rLED_Out &= 1'b0;& & & & end& & else if ( Count1 == T1S)& & & & begin& & & & & & rLED_Out &= ~rLED_O& & & & & & $display("LED_Out =%d",rLED_Out);& & & & & & $display("CLK=%d",CLK);& & & & end/***************************************/assign LED_Out = rLED_O/***************************************/endmodule============================================================，到这里以后把工程整个编译一遍，之后，设置仿真工具modelsim，Edit-&preference-&ISE general-&Intergrated tools-&model Test simulator.设置为modelsim安装的modelsim.exe在工程管理区域中，右键new source-&verilog test fixture，新建一个testbench文件LED_TEST.v，文件是*.v。verilog test fixture是ISE的testbench文件，文件中提供了基本的实例化等，而Quartus用的是模板，Quartus的步骤是：Processing-&start-&start testbench template writer文件类型是*.vt，文件中提供了基本的实例化等。&在testbench文件LED_TEST.v中输入以下：========================================================================================`timescale 1ps / 1ps////////////////////////////////////////////////////////////////////////////////// Company:&// Engineer://// Create Date: & 20:26:12 06/07/2012// Design Name: & LED_TEST// Module Name: & F:/FPGA/xilinx/program/LED_TEST/LED_TEST_M.v// Project Name: &LED_TEST// Target Device: &// Tool versions: &// Description:&//// Verilog Test Fixture created by ISE for module: LED_TEST//// Dependencies://&// Revision:// Revision 0.01 - File Created// Additional Comments://&////////////////////////////////////////////////////////////////////////////////module LED_TEST_M_v; // Inputs reg CLK; reg RSTn; // Outputs wire LED_O // Instantiate the Unit Under Test (UUT) LED_TEST uut (
.CLK(CLK),&
.RSTn(RSTn),&
.LED_Out(LED_Out) ); initial& begin
// Initialize Inputs
// Wait 100 ns for global reset to finish
#10& & & RSTn = 0;&
RSTn = 1;&
// Add stimulus here end always#1 CLK = ~CLK; &&&endmodule=====================================================================================在工程管理区域，选择source-&Behavioral Simulation。双击Simulation behavioral model。就可以调用modelsim仿真了。&&&
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历史上的今天
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blogTitle:'ISE调用modelsim仿真',
blogAbstract:'在网上找了很多资料，经过2天的调试，正式可以使用了，特此做以下笔记。首先说明版本问题。ISE版本是9.1i，modelsim是6.5 SE版本。首先是破解6.5se版本，这个在网上有很多的资料，很容易的破解，这个是笔记容易的。&我的目的很明确，就是ISE可以直接调用modelsim仿真，接下来设置modelsim，可以为ise调用，首先要明确，modelsim为ise可以使用，modelsim必须要含有xilinx的库，接下来 了解modelsim中要生成的3个库。 simprims_ver:用于布局布线后的仿真。 unisims_ver :如果要做综合后的仿真，还要编译这个库。 xilinxcorelib_ver:如果设计中调用了CoreGen产生的核，则还需要编译这个库。',
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请问ISE调用Modelsim仿真时的时间精度timescale设置问题
&&已结帖(20)
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本帖最后由 lanpad 于
10:02 编辑
调用modelsim时默认的时间精度是1ps
仿真速度太慢
我用不着那么精确
写的程序每个模块的时间精度都在第一行设置成了1ns：`timescale 1ns / 1ns
可是程序里还调用了大量的IP核，
这样该如何设置时间精度为1ns？
我在modelsim下设置好像不管用
满意回复+20
ISE 调用 MODELSIM 也是先生成了一个 .do 的脚本
你可以直接修改这个脚本
然后直接运行这个脚本就可以了（不要在ISE里运行） ...
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&可是程序里还调用了大量的IP核&
这句什么意思？
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vsim&&-L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=&+acc&&&tb_demux -t 1ns
最简单的办法，在写脚本的时候在 vsim 命令后加 -t 1ns
-t 后面就是精度
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:lol 学习了
鄙视电工就是鄙视全人类的智慧；抛弃电子就是毁灭文明，人类将回到刀割火种的时代
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ifpga 发表于
vsim&&-L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver - ...
我是在ISE下写好Verilog Test Fixture之后直接调用Modelsim
程序有很多模块，用了IP核，其默认的时间精度都是1ps，好像没办法改。
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ISE 调用 MODELSIM 也是先生成了一个 .do 的脚本
你可以直接修改这个脚本
然后直接运行这个脚本就可以了（不要在ISE里运行）
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ifpga 发表于
ISE 调用 MODELSIM 也是先生成了一个 .do 的脚本
你可以直接修改这个脚本
我这个版本（ISE12.3 Modelsim6.5e）里是.fdo的
试了试，修改时间精度好像对仿真时间没什么影响
不过还是谢谢了
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按我说的方法肯定可以的
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好高深&&好深奥～
工作永远干不完，生命却一直在倒计时
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ifpga 发表于
vsim&&-L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver - ...
你应该给XILINX的东西
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