用DSP实现抖动(Jitter)测量的方法
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用DSP实现抖动(Jitter)测量的方法近年来,抖动（Jitter）已经成为通信工程师非常重视的信号特征。在数字系统中,时钟频率正在变得越来越高。随着速率的升组,在上升沿或是下降沿哪性是微小的变化也变得越来越重要。因为时钟或数据的抖动会影响到数据的完整性、建立时间和保持时间。并且在考虑信号速率与传输距离之间的折中时,抖动也成为必须考虑的因素。抖动会使数字电路的传输性能恶化,由于信号上升沿或是下降沿在时间轴上的正确位置
&&用DSP实现抖动(Jitter)测量的方法&&& 近年来,抖动（Jitter）已经成为通信工程师非常重视的信号特征。在数字系统中,时钟频率正在变得越来越高。随着速率的升组,在上升沿或是下降沿哪性是微小的变化也变得越来越重要。因为时钟或数据的抖动会影响到数据的完整性、建立时间和保持时间。并且在考虑信号速率与传输距离之间的折中时,抖动也成为必须考虑的因素。&&& 抖动会使数字电路的传输性能恶化,由于信号上升沿或是下降沿在时间轴上的正确位置被取代,在数据再生的时候,数据比特流中就会引入错误。在合并了缓冲存储器和相位比较器的数字仪表中,由于数据溢出或是损耗,错误就会引入到数字信号中。此外,在数模变换电路中,时钟信号的相位调制会使恢复出的采样信号恶化,这在传输编码的宽带信号时会造成问题。抖动分为系统抖动和随机抖动。&&& （1）系统抖动是在信号再生电路时间上不准,或是码是串扰,或是在幅频转换中的不准确的电缆均衡造成的。系统抖动取决于系统的性能。&&& （2）随机抖动来源于内部或是外部的干扰信号,如噪声、串扰、反射等。随机抖动与传输信号的系统无关。&&& 系统抖动与不同的脉冲再生电路的脉冲的模式有关,会连续地积累。随机抖动则与脉冲再生电路的脉冲模式无关,而且也不会连续地积累;在大多数低速率的数字系统中,系统抖动占主导地位;而在高速系统中,随机抖动变得越来越重要,甚至会占据主导地位。&&& 干扰性的抖动可以利用信号再生电路划中利用&去抖动&电路来减弱其影响。这种&去抖动&电路来减弱其影响。这种&去抖动&电路包括了一个带有窄带相位平滑电路的信号缓冲器。信号再生电路只能将抖动频率高于时钟再生电路的截止频率的抖动成分减小,而低频的抖动成分则仍然会出现在输出信号或是信号再生电路中。在这种情况下,抖动被传输到输出信号中,信号再生电路此时就象是一个低通滤波器。&&& 抖动测量方法&&& 传统的抖动测量采用模拟测试的方法。图1给出了传统模拟测量方法的原理框图,它是将数据信号与基准时钟信号相比较,使用相位探测器的平均输出。模拟测量方法带来了很多问题,这都是因为相位探测器将相位表达成一个模拟电压引起的。&&& 以下是用模拟方法测试抖动的缺点：&&& *时钟恢复限制了抖动测量的带宽;&&& *时间恢复由于自由运行频率的偏移引入了抖动噪声;&&& *大动态范围要求大频率分割,导致产生了起出相位探测器范围的低频脉冲,进一步限制了测量的带宽;&&& *模拟电压受制于由噪声和寄生电容产生的负面影响;&&& *模拟电压的范围受制于电源电压的范围;&&& *基准恢复由于其带宽小获得锁相很慢。&&& 随着DSP技术、ADC应用技术和ASIC技术的发展,抖动分析跟随着科技从模拟到数字的转变进程,发展了基于数字分析的抖动测量方法。基于数字的抖动分析方法有先进得多的特性,能使工程师们为下一代设计的测试和分析作更充分的准备。&&& 下面图2给出了基于数字分析的抖动测量方法的原理框图。这里的目标是将每个NRZ沿用二进制数作时间标记,其中计数器最低位（LSB）权值就是时间间隔分辨率。时间间隔计数器完成时间标记功能,通过数字处理标记出抖动大小,再经过数字滤波器提供抖动测量所需的高通和低通滤波。在滤波过程中,可实现分辨率中两个最佳位。抖动得到进一步的处理以检测峰峰值、真有效值或其它参数,比如频谱容量。&&& 数字化的抖动测量有以下几个优点：&&& *具有更宽的带宽和更低的噪声,因为它不需要时钟恢复。&&& *具有更宽的带宽和更光滑的频率响应,因为数字相位探测器将每个NRZ沿以时间标记（不需要对模拟脉冲作平均处理）。&&& *具有更低的抖动噪声,因为数字时间标记不受噪声的影响。&&& *增益误差率只有0.01%,因为信号处理是完全数字化的。&&& *动态范围超过4000UIp-p,同时保持0.01UI的分辨率。&& *测量时没有延时,因为不使用锁相环信号去获取时钟。&&& 数字式抖动测试仪的研制&&& 数字式抖动测试仪的基本要求是完成对2.048MHz的锁相时钟进行相位抖动测试,具体要求按ITU-TG.823建议执行。设计方案采用数字方法测试抖动。数字抖动测试方法中关键的就是计数器的设计,本设计选用的计数器的计数时钟频率为100MHz。但是为了保证测试抖动的精度要求,对于100MHz记数产生的误差信号,专门设计了误差脉冲展宽电路,以提高测试精度。图3给出了数字式抖动测试仪的功能框图。&&& 研制的抖动测试仪主要包括以下模块：时钟记数、脉冲展宽、数据存储、数据处理。其中除了脉冲展宽模块是模拟电路外,其余的3个模块都是数字电路,所以该设计是一种数字与模拟的混合电路。在设计中,考虑到算法的复杂性和灵活性,开发时间的紧迫性以及系统的要求,选用了德州仪器（TI）的TMS320F206。
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超低jitter dac解码器的制作和听感
时钟的jitter对声音影响非常重要，那就试试把jitter搞到最小，本dac设计的时钟经过三级锁相环，过滤所有的时钟抖动，这样不管光纤还是同轴，PC-HIFI还是转盘，都能出一模一样的好效果。DA芯片的2路电源单独变压器稳压供电，最大限度降低DA内部的jitter。LPF选材特殊，缓冲使用高速大电流非反馈模式的缓冲。模拟电源的供应搭配不同速率的放电电容。和数字处理相关的所有处理由FPGA搞定，包括时钟的二级锁相，三级锁相使用极高规格的模拟锁相环，10K以上的抖动达到0.05ps,1k以上抖动达到0.5ps，100hz以上的抖动为1.3ps，模拟锁相环出来的时钟经过差分驱动直接送至DA芯片和反送FPGA，使时钟质量达到最佳。时钟的上述抖动指标在DAC中应该是最低了。听感，声音大气，两端延伸极好，声音凝聚力非常强，对比已经经过时钟抖动优化的君子CD，声音更干净，君子的CD则显示出高频燥，中高频段漂浮。此解码配合宽频高速的现代功放，在3分频的大箱及以上的箱子中表现突出，CD的细节还原非常清晰，CD片都有耳目一新，重新认识的感觉，低频下潜非常深，高频的速度则是非常凌厉。整机比较适合现代HIFI的追求。
时钟抖动的设计结果看图。
对于44.1k 16bit至192k 24bit采样频率的三级锁相环算法和配置都不一样，设计时采用FPGA自动识别速率，并且重新配置所有参数的方法，极大的方便了使用和优化了所有的参数，FPGA内置CPU和RAM，ROM，使软硬件处理配合默契，得心应手。布局和电源地的精确布置，使模拟数字互不干扰，同时又保证了信号的完整性
圆柱型的是缓冲，lh0033，抖动对声音影响大的频段一般是高频段，高频段10khz以上的时钟抖动为0.05ps，这个在8416的时钟指标中（10khz以上），是200ps，8416在1khz-10khz之间的抖动是有增益的，就是在输入SPDIF时钟抖动上的增加更多的抖动，本系统处理后与输入的时钟抖动无关，1khz以上为固定0.5ps。
FPGA去抖效果当然不行，所以做为第二级的数字锁相环用，先把第一级的锁相环的抖动隔离，然后用模拟锁相环把FPGA的抖动去除，直接用FPGA的输出抖动比数字接收芯片还差，模拟锁相环的时钟输出则必须直接送给DA芯片，保证没有任何损失，并且使用差分信号传送。
FPGA是做不小jitter的，引脚噪声都有50ps，内部逻辑的处理至少是几个ns周期的，所以小jitter的功臣在FPGA边上的小的去抖时钟芯片，该芯片是世界上抖动最小的时钟去抖芯片，但是如果没有FPGA的算法支持，这个时钟芯片锁不住恶劣的时钟（比如有些转盘，声卡等），经过FPGA的算法后，就能锁住所有时钟了，而且抖动非常小，所以时钟的处理依赖FPGA和去抖时钟芯片的联合算法，是非常复杂的，其难度在电信级设计之上，应该是科研级别。另外100hz的周期和10K的差一百倍，抖动对低频的影响小100倍，更何况在100hz附近的抖动还能达到1.3ps RMS。实际聆听，时钟抖动在高频部分和其他机器拉开距离。
使用national's clock design tool设计锁相环4阶滤波器阻容和反馈系数，抖动为软件设计值。为什么市面上用模拟锁相环的设计少，因为有很多问题，第一成本的问题，这颗芯片刚出来的时候也要100多美金，现在已经比较便宜了，另外，直接用小抖动的模拟锁相环一级去锁的话，很多时钟锁不定，包括很多价值不菲的转盘和声卡，他们的抖动不一定比廉价的转盘和声卡好，一级也不能把截止频率做低，只能去掉几十k频段以上的抖动。另外抖动降低得到的好处就是目前音响界一直解决不掉，而是用偏门的方式去解决的诸如声音薄，冷，硬，数码声，细节损失。业界用的诸如DA芯片并联，电子管穿入，运放调味等都是一种方式掩盖某个问题而产生更多的问题，比如瞬态损失，细节损失等，时钟抖动降到足够低后，这些问题都会解决，声音恢复自然，音色回到磁带和LP的味道，同时保留数字采样的所有优点。
jitter降低的最大特点是声音凝聚力强，细节丰富，很多以前听不到的细节能清楚再现，声音的还原更真实。
在实验中发现的现象是jitter处理好和没处理，传统指标测试结果基本不变，但是听感确实天壤之别，所以，jiiter是未被传统测试方法覆盖的一个东西，但是听感影响极大。
这个产品的抖动滤除是多级的，和我一样，然后是自适应频率的，这个也和我一样，这个功能非常难做，还要看锁相环的范围，抖动滤除就是抖动的衰减，这个他不算高，只有60dB，而且60dB是从700Hz以上开始的，他的转折频率是80Hz，不错，这个转折频率也只有多级锁相环能做，80-700Hz间的抖动衰减估计不大了，可能是数字算法没到位。另外，如果能把设计做的更好，就不要去参考这些入门级的时钟设计了，毕竟音响厂家玩时钟是要求太高了。
这次设计参考了爱因斯坦的一些理念，然后结合自己的哲学观产生，所以，jitter在这块板中的运用并不止于时钟这一块，当然，jitter是时钟的一种表证，我这里的说法是时间轴的准确性，即不要把不同时间点发生的事混在一起，这样就会出现不可辩，这个混，上到天，年，比如一个人把一件事那一年发生都搞混，下到ps、fs，但是人对这些的感知也超过想象，人无法按ps或fs分辨事物，但是很奇怪，人缺可以判断出ps级别的不同，这可以从调制的通俗说法中去理解，一辆车，起步很迟钝，但是行驶过程中，点滴小油都有反映。所以在音频回放过程中，抖动，就是不同时间点的混淆，人也是很敏感的，但是对于传统的测试设备，缺不敏感，因为这些设备不会去测试这点微小的时间混淆。
CD的最大问题就是用了时钟去采样，而没办法使用间隔非常准确的时间片，而LPF的模型确是非常准确的时间片，在磁带机中相反，由于机械部分的迟钝，无法生成高频部分的抖动，所以没有CD的问题，但这个抖动在低频段，以前是使用好的机械传动结构和电机伺服电路来解决的。所以两种系统不同味道，但是很明显，磁带机的高频没有抖动给了音乐很好的还原，让你通过这个设备感知了更多的原始信息，所以CD格式在这个层面上是退步的，在人类的情感的传递的手段上是负面影响的，所以即使现在做出jitter很好的还原设备，也无法还原经过jitter恶化的录制信息，这在听不同的CD音源时非常明显，也就是前面这些帖子提到不同厂家对于jitter要求的不同，有些甚至不予考虑。
另外jitter的提升只是这个设计和传统设计不同的一个方面，其他方面暂时就不披露了，这个设计目前还有很多提升的方案，以后如果再改，一并改进。另外还要给予的提示是，DA芯片出来的信号，其接收者其实不是人耳，而是一级级的电路，人耳是对这一级级的电路对前面一级的响应的最终值得出的响应，所以还应该考虑每级的电路对这个jitter的反映，比如现在用在LPF上的运放已经到达几十Mhz的带宽甚至更高，这个jitter在运放的频谱范围内的运算就不能忽略不计了，所以传统设计用高带宽的运放声音反而不如用低带宽的运放了，在DA的后续电路中提高带宽声音反倒不行的就该知道问题在哪里了，如果整个后续电路的带宽有几十M，而声音表现更好，就需要前面做到位，这次用的缓冲是100M带宽的，能传递100M的信号，内部的速度就是几个G，提高电路带宽改善音质相信厂家和玩家都懂的，也是一直这么做的。
另外，目前的DA芯片内部的处理都是高频的，DA转换的处理最高工作到40多M，比如4398，因为使用了过采样和数字滤波算法，这些最终多出的点如果发生了位移和抖动，情况比不用这个技术还遭，这也是有些人喜欢NOS的原因，这些点之间的距离最多是40多M频率的一个周期，20ns，这样200ps抖动产生的影响是1%，20ps抖动产生的影响是0.1%，而2ps的影响是0.01%。当然现在的数字接收芯片的抖动标注是RMS，均方根，也就是说抖动最大值是标注的8-10倍，一个标称50ps抖动均方根的9001芯片，哪怕实际应用能完全实现其50ps的RMS抖动，实际的Jmax为400-500ps，对DA芯片数据恢复时间轴的影响率是2%-3%，相反对于一些老的DA芯片，反倒影响很小，因为其工作频率低，大家发现了，新的DA芯片都难做好，就是这个原因。貌似我说的太多了，不过还好，还在抖动这个领域。
jitter对声音影响的机理都说这么多了，貌似外面也没有文章说这些内容，算是机密透露了，9018的设计已经认识到这个问题了，所以把专门时钟去抖的电路内置了，所以卖这么贵，照理讲这是数字接收芯片的任务。这个讨论就这样吧，其他传统指标这次没做的非常高，因为用了简洁的电路，电源供应用了78,79芯片，另外，缓冲是非常老的一款芯片，标称失真是大的，但是内部的电路非常喜欢，因为简洁，对声音还原更好，配合78，79内部的简洁电路，至于低频段的50Hz和其谐波对声音的影响忽略不计，这个原理这里不再叙述，已经讲太多了。对应于看指标说话的，我只能说，你被厂家忽悠了，声音的内在在于质，而不在于量，指标上到一定程度，基本没有区别了，有区别的是指标之外的很多东西，指标的制定是服务于大众的一个值，不是用来HIFI的。有机会可以演示一下同一个系统设计，通过调整内部的设计（不是抖动），指标基本看不出区别，但是声音发生很大变化的试验，蔡琴的年龄会发生很大的变化，声音在不同频段的配比和密度也会发生变化。
不管怎样，十多年来的设计经验告诉我Dracula81 这样的思路也是在一项设计中必不可少的，不同的想法才能拓展思路，任何一个问题都要两面分析，没有思维的碰撞，就不会有进步，感谢Dracula81的支持！上述在帖子中比较肯定的意见和想法到没有给我比较大的启示和反思，在我的个人思维体系中，科学是位置最低的一个东西，虽然我前半生大部分时间搞的是设计和研究，科学领域的东西，另外哲学在这个上面，神学更上，不过神学的东西已经很少了，这个是老毛的强项，题外话。神学的东西是不能用科学来衡量的，级别差很远，能用哲学略分一、二已经不错了，家里老婆被你搞服帖的跟个贴，需要大家敬仰一下的，音响上之所以不断研究不断折腾，其实还是先有的技术还不能真正达到贴近真实的感受，就算有，其价格原因也没有待在平常老百姓的家里，更何况加上商业的因素和价值观的背离，所以，就让折腾来得更猛烈些吧！
做为比较，也给出700Hz to 100KHz的抖动值
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3秒自动关闭窗口& 锁相环时钟的抖动
锁相环时钟的抖动
下面是关于抖动方面比较入门的文章，我翻译了一下。原文地址是:
什么是抖动？如下图所示，抖动是信号和此刻信号理想位置相比短时间的变化。
这种输出信号从理想位置的偏离会给数据传输质量带来负面影响。在很多情况下，其他的信号偏离，如信号偏差（signal skew），噪声耦合一起组合起来称作抖动。
偏离（用±ps来表示）可能发生在信号的上升沿或者下降沿。时钟信号可能会由不同的源导致或者耦合而来，并且在不同频率也不一样。
抖动过大会不正确的传输数据流，增加通讯信号的误码率（BER）。抖动会导致超过时序裕量，让电路不能正确工作。为了确保系统的可靠性，精确测量抖动很有必要。
通常的抖动源包括：
锁相环的内部电路
晶振的随机热噪声
其他振荡器
晶振振荡的随机机械噪声
信号传输器
走线和电缆
除了这些源，端接依赖，串扰，反射，趋肤效应，电源塌陷，地弹和临近设备的电磁串扰也会增加抖动量。
如果存在临近的同步同相，反射和串扰都会被放大。除了电源和地导致的噪声，电路阻抗的变化是数据通讯电路中大部分抖动的来源。
抖动的组成
抖动的2个主要组成部分是随机抖动（random jitter）和确定性抖动（deterministic jitter）
随机抖动是由于电路内部内在的噪声造成的，典型的是呈现出高斯分布。随机抖动（RJ）是由于随机源，如衬底和电源。电源噪声影响信号的上升速率在切换点产生时序问题。
随机抖动是平方的和，呈现钟形曲线。由于随机噪声没有边界，所以它的特性通过标准偏差来表示
确定性抖动
确定性抖动依赖于数据样式（data pattern），来源于独立的源。源通常和设备传输介质有关，但是也有可能由电源噪声，串扰和信号调制有关。
确定性抖动时线性的相加，它通常有特别的源。确定性抖动没有按高斯随机分布，并且幅度有边界。确定性抖动（DJ）的特性通过它的边界，峰峰值来表示。
抖动的种类
抖动的种类有很多。周期性抖动，周期间抖动，半周期间抖动将在下文具体描述。
周期性抖动
周期性抖动是时钟输出转变时期（典型的是上升沿）和理想位置相比的变化。周期性抖动用时间或者频率测量和表达。周期性抖动测量用来计算系统中的时间裕量，如tSU和tCO。
周期间抖动
周期间抖动是从一个时钟周期到下一个时钟周期之间的差别。周期间抖动很难测量，通常要用时间间隔分析器。
如下图所示，J1和J2是测量的抖动值。在多次测量中的最大值称作最大的周期间抖动。
半周期间抖动
半周期抖动是测量是在一个周期到下半个周期时钟转变过程和理想位置对比的最大的改变。图3所示为半周期间抖动。
抖动的指标
锁相环的特性测量需要一些参数。通常有3个指标来表示锁相环的特性，抖动生产，抖动容限，抖动传输。
抖动生产是测量锁相环内在的抖动，在锁相环的输出测量。抖动生产是通过一个没有抖动的信号作为参考，来测量输出的抖动。抖动生产通常为周期抖动的峰值。
抖动容限是测量在相对于基准频率情况下加入抖动情况下锁相环能正确运行的能力（例如，在不同频率的不同程度的抖动的情况下是否能保持锁定）。抖动容限通常为输入抖动的掩码。
抖动传输和抖动衰减基于输入不同的抖动时，输出的不同程度的抖动。输入不同幅度和频率的抖动，输出用不同设置的带宽来测量。因为内在抖动始终存在，低频抖动会比高频抖动的衰减低。抖动传输典型为一个带宽图表。