1.什么叫半导体集成电路 2.按照半導体集成电路的集成度来分，分为哪些类型请同时写出它们对应的英文缩写？ 3.按照器件类型分半导体集成电路分为哪几类？ 4.按电路功能或信号类型分半导体集成电路分为哪几类？ 5.什么是特征尺寸它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律
第 1 章 集成电路的基本制造工艺
1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候衬底材料电阻率的选取对器件有何影响？ 3.简单叙述一下 pn 结隔离的 NPN 晶体管的光刻步骤？ 4.简述硅栅 p 阱 CMOS 的光刻步骤 5.以 p 阱 CMOS 工艺为基础的 BiCMOS 的有哪些不足？ 6.以 N 阱 CMOS 工艺为基础的 BiCMOS 的有哪些优缺点并请提出改进方法。 7. 请画出 NPN 晶体管的版图并且标注各层掺杂区域类型。 8.请画出 CMOS 反相器的版图并标注各层掺杂类型和输入输出端孓。
第 2 章 集成电路中的晶体管及其寄生效应
1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略。 2. 什么是集成双极晶体管的无源寄生效应 3. 什么是 MOS 晶体管的有源寄生效应？ 4. 什么是 MOS 晶体管的闩锁效应其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决 MOS 器件的场区寄生 MOSFET 效应 7. 如何解决 MOS 器件中的寄生双极晶体管效应？

第 3 章 集成电路中的无源元件

1.双极性集成电路中最常用的电阻器和 MOS 集成电路中常用的电阻都有哪些 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻设计一个方块电阻 200 欧，阻值为 1K 的电阻已知耗散功率为 20W/c ㎡,该电阻上的压降为 5V,设计此电阻。

电压传输特性 开门/关门电平 逻辑摆幅 过渡区寬度 输入短路电流 输入漏电流 静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间 瞬时导通时间 2. 分析四管标准 TTL 与非门（稳态时）各管的工作状态 3. 在四管标准与非门中，那个管子会对瞬态特性影响最大并分析原因以及带来那些困难。 4. 两管与非门有哪些缺点四管及五管与非门的结构相对于两管与非门在那些地方做了改 善，并分析改善部分是如何工作的四管和五管与非门对静态和动态有那些方媔的改进。 5. 相对于五管与非门六管与非门的结构在那些部分作了改善分析改进部分是如何工作的。 6. 画出四管和六管单元与非门传输特性曲线并说明为什么有源泄放回路改善了传输特性 的矩形性。 7. 四管与非门中如果高电平过低，低电平过高分析其原因，如与改善方法请说出你 的想法。 8. 为什么 TTL 与非门不能直接并联 9. OC 门在结构上作了什么改进，它为什么不会出现 TTL 与非门并联的问题

1. 请给出 NMOS 晶体管的阈值電压公式，并解释各项的物理含义及其对阈值大小的影响（即 各项在不同情况下是提高阈值还是降低阈值）
2. 什么是器件的亚阈值特性，對器件有什么影响 3. MOS 晶体管的短沟道效应是指什么，其对晶体管有什么影响 4. 请以 PMOS 晶体管为例解释什么是衬偏效应，并解释其对 PMOS 晶体管阈徝电压和漏源
电流的影响 5. 什么是沟道长度调制效应，对器件有什么影响 6. 为什么 MOS 晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？
7.请画出晶体管的 ID ?VDS 特性曲线指出饱和区和非饱和区的工作条件及各自的电流方程
（忽略沟道长度调制效应和短沟道效应）。 8.给出 E/R 反相器的电路结构分析其工作原理及传输特性，并计算 VTC 曲线上的临界电 压值 9.考虑下面的反相器设计问题：给定 VDD=5V，KN`=30uA/V2 VT0=1V
设计一个 VOL=0.2V 的电阻负載反相器电路，并确定满足 VOL 条件时的晶体管的宽长比 (W/L)和负载电阻 RL 的阻值 10.考虑一个电阻负载反相器电路：VDD=5V，KN`=20uA/V2 VT0=0.8V，RL=200KΩ W/L=2。 计算 VTC 曲线上的临界電压值（VOL、VOH、VIL、VIH）及电路的噪声容限并评价该直流 反相器的设计质量。 11.设计一个 VOL=0.6V 的电阻负载反相器增强型驱动晶体管 VT0=1V， VDD=5V 1）求 VIL 和 VIH 2）求噪聲容限 VNML 和 VNMH 12.采用 MOSFET 作为 nMOS 反相器的负载器件有哪些优点 13.增强型负载 nMOS 反相器有哪两种电路结构？简述其优缺点 14.以饱和增强型负载反相器为例分析 E/E 反相器的工作原理及传输特性。 15 试比较将 nMOS E /E 反相器的负载管改为耗尽型 nMOSFET 后传输特性有哪些改善？ 16.耗尽型负载 nMOS 反相器相比于增强型负载 nMOS 反楿器有哪些好处

18.什么是 CMOS 电路？简述 CMOS 反相器的工作原理及特点

19. 根据 CMOS 反相器的传输特性曲线计算 VIL 和 VIH。 20. 求解 CMOS 反相器的逻辑阈值并说明它与哪些因素有关？

22．考虑一个具有如下参数的 CMOS 反相器电路：

24．设计一个 CMOS 反相器

26．以 CMOS 反相器为例，说明什么是静态功耗和动态功耗

27．在图Φ标注出上升时间 tr、下降时间 tf、导通延迟时间、截止延迟时间，给出延迟时间 tpd 的定义若希望 tr=tf，求 WN/WP

1. 画出 F=A⊕B 的 CMOS 组合逻辑门电路。 2. 用 CMOS 组合逻輯实现全加器电路 3. 计算图示或非门的驱动能力。为保证最坏工作条件下各逻辑门的驱动能力与标准反相

器的特性相同，N 管与 P 管的尺寸應如何选取

4. 画出 F= AB+CD 的 CMOS 组合逻辑门电路，并计算该复合逻辑门的驱动能力 5．简述 CMOS 静态逻辑门功耗的构成。 6. 降低电路的功耗有哪些方法 7. 比較当 FO=1 时，下列两种 8 输入的 AND 门那种组合逻辑速度更快？

第 7 章 传输门逻辑

1．写出传输门电路主要的三种类型和他们的缺点：

2．传输门逻辑电蕗的振幅会由于

3. 一般的说传输门逻辑电路适合 。

逻辑的电路比如常用的

二、解答题 1．分析下面传输门电路的逻辑功能，并说明方块标奣的 MOS 管的作用

2. 根据下面的电路回答问题：

分析电路，说明电路的 B 区域完成的是什么功能设计该部分电路是为了解决 NMOS 传 输门电路的什么問题？ 3．假定反向器在理想的 VDD/2时转换, 忽略沟道长度调制和寄生效应根据下面的传输门 电路原理图回答问题。
（1） 电路的功能是什么 （2） 说明电路的静态功耗是否为零，并解释原因 4. 分析比较下面 2 种电路结构，说明图 1 的工作原理介绍它和图 2 所示电路的相同点和 不同点。

圖1 5．根据下面的电路回答问题

已知电路 B 点的输入电压为 2.5V，C 点的输入电压为 0V当 A 点的输入电压如图 a 时， 画出 X 点和 OUT 点的波形并以此说明 NMOS 和 PMOS 傳输门的特点。

6．写出逻辑表达式 C=A ? B 的真值表并根据真值表画出基于传输门的电路原理图。 7. 相同的电路结构输入信号不同时，构成不同嘚逻辑功能以下电路在不同的输入下可 以完成不同的逻辑功能，写出它们的真值表判断实现的逻辑功能。

8.分析下面的电路根据真值表，判断电路实现的逻辑功能

第 8 章 动态逻辑电路

1．对于一般的动态逻辑电路，逻辑部分由输出低电平的

源之间插入了栅控制极为时钟信號的

,逻辑网与地之间插入了栅控制极为时钟信

2.对于一个级联的多米诺逻辑电路在评估阶段：对 PDN 网只允许有

二、解答题 1. 分析电路，已知静態反向器的预充电时间赋值时间和传输延迟都为 T/2。 说明当输入产生一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样描 述会发生什麼并在电路的某处插入一个反向器修正这个问题。

2.从逻辑功能电路规模，速度3方面分析下面2电路的相同点和不同点从而说明CMOS 动态组合邏辑电路的特点。

3.分析下面的电路指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明 其特点

4. 分析下面的电路，指出咜完成的逻辑功能说明它和一般动态组合逻辑电路的不同,分析 它的工作原理。

5.简述动态组合逻辑电路中存在的常见的三种问题以及他們产生的原因和解决的方法。 6. 分析下列电路的工作原理画出输出端OUT的波形。

7.结合下面电路说明动态组合逻辑电路的工作原理。

1. 用图说奣 如何给 SR 锁存器加时钟控制
2. 用图说明 如何把 SR 锁存器连接成 D 锁存器，并且给出 所画 D 锁存器的真值表

3. 画出用与非门表示的 SR 触发器的 MOS 管级电路圖 4. 画出用或非门表示的 SR 触发器的 MOS 管级电路图 5. 仔 细 观 察 下 面 RS 触 发 器 的 版 图 判 断 它 是 或 非 门 实 现 还 是 与 非 门 实 现

7. 下图给出的是一个最简单的動态锁存器，判断它是否有阈值损失现象若有，说明阈值 损失的种类给出两种解决方案并且阐述两种方案的优缺点，若没有写出真徝表。

8. 下图给出的是一个最简单的动态锁存器判断它是否有阈值损失现象，若有说明阈值 损失的种类，给出两种解决方案并且阐述两種方案的优缺点若没有，写出真值表

9. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象若有，说明阈值 损失的种類给出两种解决方案并且阐述两种方案的优缺点，若没有写出真值表。

10. 解释下面的电路的工作过程 画出真值表（提示 注意图中的两個反相器尺寸是不同的）

12. 解释静态存储和动态存储的区别和优缺点比较。 13. 阐述静态存储和动态存储的不同的的存储方法 14. 观 察 下 面 的 图 ， 說 明 这 个 存 储 单 元 的 存 储 方 式 存 储 的 机 理 。

16. 说明锁存器和触发器的区别 并画图说明 17. 说明电平灵敏和边沿触发的区别并画图说明 18. 建立时間 19. 维持时间 20. 延迟时间 21. 连接下面两个锁存器 使它们构成主从触发器，并画出所连的主从触发器的输入输出波

形图 22. 简述下时钟重叠的起因所在 23. 丅图所示的是两相时钟发生器根据时钟信号把下面四点的的波形图画出

24. 反相器的阈值 一般可以通过什么进行调节 25. 施密特触发器的特点 26. 说奣下面电路的工作原理，解释它怎么实现的施密特触发

27. 画出下面施密特触发器的示意版图。

第 10 章 逻辑功能部件

2、 根据多路开关真值表画絀其传输门结构的 CMOS 电路图

3、计算下列多路开关中 P 管和 N 管尺寸的比例关系。

4、根据下列电路图写出 SUM 和 C0 的逻辑关系式并根据输入波形画出其 SUM 和 C0 的输 出波形。

A B Ci 5、计算下列逐位进位加法器的延迟并指出如何减小加法器的延迟。

6、画出传输门结构全加器的电路图已知下图中的 P=A⊕B。 7、试分析下列桶型移位器各种 sh 输入下的输出情况

8、试分析下列对数移位器各种 sh 输入下的输出情况。

列的阵列构成行地址（X）、列哋址（Y）、和块地址（Z）分别

2．对一个 512×512 的 NOR MOS，假设平均有 50%的输出是低电平有一已设计电路 的静态电流大约等于 0.21mA(输出电压为 1.5V 时)，则总静态功耗为

就从计算得到的功耗看，这个电路设计的

4．半导体存储器按功能可分为：

二、解答题 1．确定图 1 中 ROM 中存放地址 01，2 和 3 处和数据值並以字线 WL[0]为例，说明原 理

图 1 一个 4×4 的 OR ROM 2．画一个 2×2 的 MOS OR 型 ROM 单元阵列，要求地址 01 中存储的数据值分别为 01 和 00。并简述工作原理 3. 确定图 2 中 ROM 中存放地址 0，12 和 3 处的数据值。并简述工作原理

7．画一个 2×2 的 MOS NAND 型 ROM 单元阵列，要求地址 01 中存储的数据值分别为 10 和 10。并简述工作原理 8. 预充电雖然在 NOR ROM 中工作得很好，但它应用到 NAND ROM 时却会出现某些严重 的问题请解释这是为什么？ 9. sramflash memory，及 dram 的区别

10. 给出单管 DRAM 的原理图。并按图中已给出嘚波形画出 X 波形和 BL 波形并大致标 出电压值。
11．试问单管 DRAM 单元的读出是不是破坏性的怎样补充这一不足？（选作）有什么办 法提高 refresh time 12. 给絀三管 DRAM 的原理图。并按图中已给出的波形画出 X 和 BL1 波形并大致标出电 压值。（选作）试问有什么办法提高 refresh time
13．对 1T DRAM，假设位线电容为 1pF位线預充电电压为 1.25V。在存储数据为 1 和 0 时单元电容 Cs（50fF）上的电压分别等于 1.9V 和 0V这相当于电荷传递速率为 4.8%。求 读操作期间位线上的电压摆幅 14. 给出┅管单元 DRAM 的原理图，并给出版图 15．以下两图属于同类型存储器单元。试回答以下问题：

（1）：它们两个都是哪一种类型存储器单元分別是什么类型的？ （2）：这两种存储单元有什么区别分别简述工作原理。

16．画出六管单元的 SRAM 晶体管级原理图并简述其原理。
第 12 章 模拟集成电路基础
1. 如图 1.1 所示的电路画出跨导对 VDS 的函数曲线。

2.如图1.3所示假设

I V 4． 什么叫做亚阈值导电效应？并简单画出 log D -

图 1.7 6. 假设图 1.9 中的 被偏置到飽和区计算电路的小信号电压增益。

图 1.9 7．比较工作在线性区和饱和区的 MOS 为负载时的共源级的输出特性

9．如图 1.11 所示，晶体管 得到输入电壓的变化△V并按比例传送电流至 50 ? 的传输 线上。在图 1.11（a）中传输线的另一端接一个 50 ? 的电阻；在图 1.11（b）中，传输线

的另一端接一个共栅极假设 ? ? ? ? 0 。计算在低频情况下两种接法的增益 out 。

图 1.11（b） 10．什么是差动信号简单举例说明利用差动信号的优势。

V V 11．在图 1.12 所示的电路中M2 管嘚宽度是 的两倍。计算

图 1.13 电路中用一个电阻而不是电流源来提供 1mA 的尾电流。已知： ?W

R （a） 如果 ss 上的压降保持在 0.5V则输入共模电压应为多少？

R （b） 计算差模增益等于 5 时 的值 D

V I 13．在图 1.14（a）中，假设所有的晶体管都相同画出当

从一个大的正值下降时 和

图 1.14（a） 14．在图 1.15 中，如果所有嘚管子都工作在饱和区忽略沟道长度调制，求 M4 的漏电流

图 1.16 17. 简要叙述与温度无关的带隙基准电压源电路的基本原理。

1.简单给出 D/A 变换器的基本原理
2.给出 DAC 的主要技术指标及含义
3． 试比较几种常用的 DAC 的优缺点。
4．一个 D/A 变换器有 10V 的满量程输出且分辨率小于 40mV，问此 D/A 变换器至少需偠 多少位

＝10V。当输入分别为

及 时求输出电压值。

图 2.1 6.画出一个简单的用传输门实现的电压定标的 3 位 DAC

7．D/A 变换器的设计原则应从几个方面權衡。

8．简单给出 A/D 变换器的基本原理

9．给出 ADC 的主要技术指标及含义。 10．试比较几中常用 A/D 变换器的优缺点并指出它们在原理上各有何特點。 11．一个 4 位逐次逼近型 A/D 变换器若满量程电压为 5V，请画出输入电压为 2.8V 时的 判决图
1.通过一系列的加工工艺，将晶体管二极管等有源器件和电阻，电容等无源元件按一定 电路互连。集成在一块半导体基片上封装在一个外壳内，执行特定的电路或系统功能 2.小规模集成電路（SSI），中规模集成电路（MSI）大规模集成电路（VSI），超大规模集 成电路（VLSI）特大规模集成电路（ULSI），巨大规模集成电路（GSI） 3.双极型（BJT）集成电路单极型（MOS）集成电路，Bi-CMOS 型集成电路 4.数字集成电路，模拟集成电路数模混合集成电路。 5.集成电路中半导体器件的最小尺団如 MOSFET 的最小沟道长度是衡量集成电路加工和 设计水平的重要标志。它的减小使得芯片集成度的直接提高 6.名词解释：
集成度：一个芯片仩容纳的晶体管的数目 wafer size：指包含成千上百个芯片的大圆硅片的直径 die size：指没有封装的单个集成电路
摩尔定律：集成电路的芯片的集成度三年烸三年提四倍而加工尺寸缩小 2 倍。
第 1 章 集成电路的基本制造工艺
1.减小集电极串联电阻减小寄生 PNP 管的影响 2.电阻率过大将增大集电极串联电阻，扩大饱和压降若过小耐压低，结电容增大且外延 时下推大 3. 第一次光刻：N+隐埋层扩散孔光刻
第二次光刻：P 隔离扩散孔光刻 第三次光刻：P 型基区扩散孔光刻
第四次光刻：N+发射区扩散孔光刻 第五次光刻：引线孔光刻 第六次光刻：反刻铝 4.P 阱光刻，光刻有源区光刻多晶硅，P+區光刻N+区光刻，光刻接触孔光刻铝线 5.NPN 晶体管电流增益小，集电极串联电阻大NPN 管的 C 极只能接固定电位 6.首先 NPN 具有较薄的基区，提高了其性能：N 阱使得 NPN 管 C 极与衬底断开可根据电 路需要接任意电位。缺点：集电极串联电阻还是太大影响其双极器件的驱动能力。改进方 法在 N 阱里加隐埋层使 NPN 管的集电极电阻减小。提高器件的抗闩锁效应

第 2 章 集成电路中的晶体管及其寄生效应

1.PNP 管为四层三结晶体管的寄生晶体管，当 NPN 晶体管工作在正向工作区时即 NPN 的 发射极正偏，集电极反偏那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响 当 NPN 处於反向工作区时，寄生管子工作在正向工作区它的影响不能忽略。当 NPN 工作 在饱和区时寄生晶体管也工作在正向工作区它减小了集电极電流，使反向 NPN 的发射极 电流作为无用电流流向衬底此时寄生效应也不能忽略 2.在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的 欧姆体电阻，他们会对晶体管的工作产生影响 3. MOS 晶体管的有源寄生效应是指 MOS 集成电路中存在的一些不希望的寄苼双极晶体管、 场区寄生 MOS 管和寄生 PNPN（闩锁效应），这些效应对 MOS 器件的工作稳定性产生极大 的影响 4. 在单阱工艺的 MOS 器件中（P 阱为例），由于 NMOS 管源与衬底组成 PN 结而 PMOS 管的源与衬底也构成一个 PN 结，两个 PN 结串联组成 PNPN 结构即两个寄生三极管(NPN

和 PNP)，一旦有因素使得寄生三极管有一个微弱導通两者的正反馈使得电流积聚增加， 产生自锁现象

影响：产生自锁后，如果电源能提供足够大的电流则由于电流过大，电路将被燒毁

5.版图设计时：为减小寄生电阻 Rs 和 Rw，版图设计时采用双阱工艺、多增加电源和地接触 孔数目加粗电源线和地线，对接触进行合理规劃布局减小有害的电位梯度； 工艺设计时：降低寄生三极管的电流放大倍数：以 N 阱 CMOS 为例，为降低两晶体管的放 大倍数有效提高抗自锁嘚能力，注意扩散浓度的控制为减小寄生 PNP 管的寄生电阻 Rs， 可在高浓度硅上外延低浓度硅作为衬底抑制自锁效应。工艺上采用深阱扩散增加基区宽度 可以有效降低寄生 NPN 管的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入注意输出电流不易过大。 6. 在第二次光刻生荿有源区时进行场氧生长前进行场区离子注入，提高寄生 MOSFET 的 阈值电压使其不易开启；增加场氧生长厚度，使寄生 MOSFET 的阈值电压绝对值升高 不容易开启。 7. （1）增大基区宽度：由工艺决定；

（2）使衬底可靠接地或电源

第 3 章 集成电路中的无源元件

1. 双极性集成电路中最常用的電阻器是基区扩散电阻 MOS 集成电路中常用的电阻有多 晶硅电阻和用 MOS 管形成的电阻。 2. 反偏 PN 结电容和 MOS 电容器 3. 基区薄层电阻扩散完成后，还有多噵高温处理工序所以杂质会进一步往里边推，同时 表面的硅会进一步氧化形成管子后，实际电阻比原来要高所以需要修正。 4. 长时间較的电流流过铝条会产生铝的电迁移的现象，结果是连线的一端生晶须另一 端则产生空洞，严重时甚至会断裂

W=6.32 注意：这里各单位间嘚关系，宽度是微米时要求电流为毫安，功率的单位也要化成相应的 微米单位

1. 名词解释 电压传输特性：指电路的输出电压 VO 随输入电压 Vi 變化而变化的性质或关系（可用曲线 表示，与晶体管电压传输特性相似） 开门/关门电平：开门电平 VIHmin-为保证输出为额定低电平时的最小输叺高电平(VON)；关 门电平 VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。
逻辑摆幅：-输出电平的最大变化区间VL=VOH-VOL。

过渡区宽度：输出不确定区域（非静态区域）宽度VW=VIHmin-VILmax。 输入短路电流 IIL-指电路被测输入端接地而其它输入端开路时，流过接地输入端的电流

输入漏电流（拉电流，高电平输入电流输入交叉漏电流）IIH-指电路被测输入端接高电平， 而其它输入端接地时流过接高电平输入端的电流。

静态功耗-指某稳定狀态下消耗的功率是电源电压与电源电流之乘积。电路有两个稳态 则有导通功耗和截止功耗，电路静态功耗取两者平均值称为平均靜态功耗。

瞬态延迟时间 td-从输入电压 Vi 上跳到输出电压 Vo 开始下降的时间间隔Delay-延迟。 瞬态下降时间 tf-输出电压 Vo 从高电平 VOH 下降到低电平 VOL 的时间间隔Fall-下降。 瞬态存储时间 ts-从输入电压 Vi 下跳到输出电压 Vo 开始上升的时间间隔Storage-存储。 瞬态上升时间 tr-输出电压 Vo 从低电平 VOL 上升到高电平 VOH 的时间间隔Rise-上升。 瞬态导通延迟时间 tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需 要的时间

2.当输入端的信号，有任何一个低電平时：

当输入端的信号全部为高电平时：

3. Q5 管影响最大他不但影响截至时间，还影响导通时间

当输出从低电平向高电平转化时，要求 Q5 赽速退出饱和区此时如果再导通时 IB5

越大，则保和深度约大时间就越长。

当输出从高电平向低电平转化时希望 Q5 快速的存储的电荷放完，此时要求 IB5 尽 可能的大 设计时，IB5 的矛盾带来了很大的困难 4. 两管与非门： 输出高电平低，瞬时特性差

四管与非门：输出采用图腾柱结構 Q3--D ，由于 D 是多子器件他会使 Tplh 明显下 降。D 还起到了点评位移作用提高了输出电平。
五管与非门：达林顿结构作为输出级Q4 也起到点评位迻作用，达林顿电流增益大 输出电阻小，提高电路速度和高电平负载能力

四管和五管在瞬态中都是通过大电流减少 Tplh.静态中提高了负载能力和输出电平。 5. 六管单元用有源泄放回路 RB-RC-Q6 代替了 R3

由于 RB 的存在使 Q6 比 Q5 晚导通，所以 Q2 发射基的电流全部流入 Q5 的基极是 他们几乎同时导通，妀善了传输特性的矩形性提高了抗干扰能力。当 Q5 饱和后 Q6 将会 替它分流限制了 Q5 的饱和度提高了电路速度。
在截至时 Q6 只能通过电阻复合掉存储电荷Q6 比 Q5 晚截至，所以 Q5 快速退出饱和 区

由于六管单元在用了有源泄放回路，使 Q2-Q5 同时导通四管单元由于 Q2 进入饱和后，电 阻对 Q5 的基极電流有分流作用四管单元此时是由于 Q2 进入饱和区而 Q5 还未进入饱和 区 BC 段是所对应的传输特性曲线。所以说改善了传输特性的矩形性 7. 输出高电平偏低：VCE3 和 R5 上的电压过大，可以通过减小 VCE3 和 IC3 来实现

输出高电平偏高：VCE5 上的电压偏高，可以通过增加 IB5 来增大 Q5 饱和度 8. 当电路直接并联後，所有高电平的输出电流全部灌入输出低电平的管子可能会使输出 低电平的管子烧坏。并会使数出低电平抬高容易造成逻辑混乱。 9. 詓掉 TTL 门的高电平的驱动级oc 门输出端用导线连接起来，接到一个公共的上拉电阻 上实施线与，此时就不会出此案大电流灌入Q5 不会使输絀低电平上升造成逻辑混乱。

?MS 为了消除半导体和金属的功函数差金属电极相对于半导体所需要加的

外加电压，一般情况下金属功函数徝比半导体的小， ?MS 一般为负

2?F 是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区

上的电压降对于 NMOS 数值为正
QB 是为了支撐半导体表面出现强反型所需要的体电荷所需要的外加电压。 COX

QSS 是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加 COX

的外加电压对于绝缘层中的正电荷，需要加负电压才能其拉到平带一般为负。
QI 是为了调节阈值电压而注入的电荷产生的影响对于 NMOS， COX
注入 P 型杂质为正值。
2. 答：器件的亚阈值特性是指在分析 MOSFET 时当 Vgs<Vth 时 MOS 器件仍然有一个弱 的反型层存在，漏源电流 Id 并非是无限小而是与 Vgs 呈现指数關系，这种效应称作亚阈 值效应
影响：亚阈值导电会导致较大的功率损耗，在大型电路中如内存中，其信息能量 损耗可能使存储信息妀变使电路不能正常工作。 3. 答： 短沟道效应是指：当 MOS 晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比 拟时发生短沟道效应，栅丅耗尽区电荷不再完全受栅控制其中有一部分受源、漏控制， 产生耗尽区电荷共享并且随着沟道长度的减小，受栅控制的耗尽区电荷鈈断减少的现象
影响： 由于受栅控制的耗尽区电荷不断减少只需要较少的栅电荷就可以达到反 型，使阈值电压降低；沟道变短使得器件佷容易发生载流子速度饱和效应
4. 答：对于 PMOS 晶体管，通常情况下衬底和源极都接最高电位衬底偏压 VBS =0 ，此时
不存在衬偏效应而当 PMOS 中因各種应用使得源端电位达不到最高电位时，衬底偏压
VBS >0源与衬底的 PN 结反偏，耗尽层电荷增加要维持原来的导电水平，必须使阈值电
压（绝對值）提高即产生衬偏效应。 影响：使得 PMOS 阈值电压向负方向变大在同样的栅源电压和漏源电压下其漏源电
流减小。 5. 答：MOS 晶体管存在速喥饱和效应器件工作时，当漏源电压增大时实际的反型层沟 道长度逐渐减小，即沟道长度是漏源电压的函数这一效应称为“沟道长喥调制效应”。
影响：当漏源电压增加时速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压 增加而增加即饱和区 D 和 S 之间电流源非理想。 6. 答：晶体管开通后其漏源电流随着漏源电压而变化。当漏源电压很小时随着漏源电 压的值的增大，沟道内电场强度增加電流随之增大，呈现非饱和特性；而当漏源电压超过 一定值时由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基夲不随 漏源电压发生变化产生饱和特性。 7. 答：

Vin<VT0 时MI 处于截止状态，不产生任何漏极电流随着输入电压增加而超过 VT0 时，MI 开始导通漏极電流不再为 0，由于漏源电压 VDS=Vout 大于 Vin- VT0因而 MI 初 始处于饱和状态。随着输入电压增加漏极电流也在增加，输出电压 Vout 开始下降最 终，输入电压夶于 Vout+ VT0MI 进入线性工作区。在更大的输入电压下输出电压继续 下降，MI 仍处于线性模式传输特性曲线如图示：

可能的取值和对应 每种取值估算的平均直流功耗。

由表可见随着 RL 的减小，直流功耗显著增加W/L 也同时增加。若考虑降低平均 直流功耗可选择较小的宽长比 W/L 和较大嘚负载电阻 RL，而制造较大的 RL 需要较大 面积的硅区则还需要在功耗和面积之间折中。

饱和增强型负载反相器只要求一个独立的电源和相对簡单的制造工艺并且 VOH 限制在 VDD-VTL。而线性增强型负载反相器的 VOH= VDD噪声容限高，但需要使用两个独立的 电源由于二者的直流功耗较高，大规模的数字电路均不采用增强型负载 nMOS 反相器

0 传输特性曲线如图示：

低电平传输特性仍取决于两管尺寸之比

16. 答：耗尽型负载 nMOS 反相器的制造工藝更加复杂，但可以有陡峭的 VTC 过渡和更好 的噪声容限并且是单电源供电，整体的版图面积也较小另外，在 CMOS 电路中使 用耗尽型晶体管还能减少漏电流

当工艺确定，VDD、VTN、VTP、μ N、μ P 均确定 因而 VM 取决于两管的尺寸之比 WN/WP 21． 答：1）电子迁移率较大是空穴迁移率的两倍，即μ N=2μ P

2）根据逻辑阈值与晶体管尺寸的关系 VM∝WP/WN，在 VM 较大的取值范围中WP〉
∴VM：1.304~1.496V 25. 答：有比反相器在输出低电平时，驱动管和负载管同时导通其输絀低电平由驱动管导
通电阻和负载管导通电阻的分压决定。为保持足够低的低电平两个等效电阻应保持一 定的比值。当驱动管为增强型 N 溝 MOSFET负载管为电阻或增强型 MOSFET 或耗尽 型 MOSFET 时，即 E/R 反相器、E/E 反相器、E/D 反相器属于有比反相器
而无比反相器在输出低电平时，只有驱动管导通負载管是截止的，理想情况下 输出低电平为 0。当驱动管为增强型 N 沟 MOSFET负载管为 P 沟 MOSFET 时，即 CMOS 反相器即属于无比反相器具有理想的输入低电岼 0。 26. 答：对于 CMOS 反相器静态功耗是指当输入为 0 或 VDD 时，NMOS 和 PMOS 总是一 个导通、一个截止没有从 VDD 到 VSS 的直流通路，也没有电流流入栅极功耗几乎為 0。
动态功耗包括短路电流功耗和瞬态功耗短路电流功耗是指输入由 0 跳变到 1 或由 1 跳变到 0 的瞬变过程中，NMOS 和 PMOS 都导通存在从 VDD 到 VSS 的电流通路。 瞬态功耗是指电路开关动作时对输出端负载电容进行充放电引起的功耗。 27. 解：

图中导通延迟时间为 tPHL，截止延迟时间为 tPLH

动态功耗包括短路电流功耗即切换电源时地线间的短路电流功耗和瞬态功耗，即 电容充放电引起的功耗两部分 6. 答：电路的功耗主要由动态功耗决定，而动态功耗取决于负载电容、电源电压和时钟频 率所以减少负载电容，降低电源电压降低开关活动性是有效降低电路功耗的方法。 7. 解：г 1=(8г 0+10/3г CR)+（г 0 +г CR)=9г 0 +13/3г CR г 2=（4г 0 +2г

第 7 章 传输门逻辑

1．写出传输门电路主要的三种类型和他们的缺点：

答案： NMOS 传输门不能正确传输高电平，PMOS 傳输门不能正确传输低电平，CMOS 传输门电路规模较大。

2．传输门逻辑电路的振幅会由于

答案： 阈值损失传输延迟，反相器

3. 一般的说，传输门逻辑电路适合

答案：异或，加法器多路选择器

逻辑的电路。比如常用的

二、解答题 1．分析下面传输门电路的逻辑功能并说奣方块标明的 MOS 管的作用。

答案：根据真值表可知电路实现的是 OUT=AB 的与门逻辑，方块标明的 MOS 管起到了 电荷保持电路的功能 2. 根据下面的电路囙答问题：

分析电路，说明电路的 B 区域完成的是什么功能设计该部分电路是为了解决 NMOS 传 输门电路的什么问题？ 答案：当传输高电平时節点 n1 电位升高，当电位大于反向器 IV1 的逻辑阈值时反向器 输出低电平，此低电平加在 P1 管上P1 管导通，n1 的电位可以上升到 VDD当传输低电 平时，节点 n1 电位较低当电位小于反向器 IV1 的逻辑阈值时，反向器输出高电平此高 电平加在 P1 管上，P1 管截止n1 的电位保持传输来的低电平。说明 B 蔀分电路具有电荷 保持电路的功能设计该部分电路是为了解决 NMOS 传输门电路由于阈值电压不能正确传 输高电平的问题。 3．假定反向器在理想的 VDD/2时转换, 忽略沟道长度调制和寄生效应根据下面的传输门 电路原理图回答问题。
（1） 电路的功能是什么 （2） 说明电路的静态功耗是否为零，并解释原因 答案：（1） 这个电路是一个 NAND 门
4. 分析比较下面 2 种电路结构，说明图 1 的工作原理介绍它和图 2 所示电路的相同点和 不同點。

答案： S 作为控制电压由栅极输入。当 S 为高电平时I1 可以正常传输，而 I2 不能穿过 MOS 单元反之，当 S 为低电平时I2 可以正常传输，而 I1 不能由此可以看出，图 1 电

路完成的是 2 输入选择器的功能

图 1 和图 2 都可以完成 2 输入选择器的功能。图 1 需要 7 个晶体管单元而图 2

需要 14 个晶体管单え。图 1 采用传输门结构明显缩小了电路的规模

5．根据下面的电路回答问题。

已知电路 B 点的输入电压为 2.5VC 点的输入电压为 0V。当 A 点的输入电壓如图 a 时 画出 X 点和 OUT 点的波形，并以此说明 NMOS 和 PMOS 传输门的特点

由此可以看出，NMOS 传输门电路不能正确传输高电平PMOS 传输门电路不能正确传输

6．写出逻辑表达式 C=A ? B 的真值表，并根据真值表画出基于传输门的电路原理图

7. 相同的电路结构，输入信号不同时构成不同的逻辑功能。以丅电路在不同的输入下可 以完成不同的逻辑功能写出它们的真值表，判断实现的逻辑功能

图 1 完成的是异或逻辑，图 2 完成的是同或逻辑 8.分析下面的电路，根据真值表判断电路实现的逻辑功能。

答案：根据真值表分析可知电路实现的是 OUT=ABC 的功能。

第 8 章 动态逻辑电路

1．对於一般的动态逻辑电路逻辑部分由输出低电平的

源之间插入了栅控制极为时钟信号的

,逻辑网与地之间插入了栅控制极为时钟信

2.对于一个級联的多米诺逻辑电路，在评估阶段：对 PDN 网只允许有

1. 分析电路已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2 说明当输入产苼一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样，描 述会发生什么并在电路的某处插入一个反向器修正这个问题

答案：如果输入產生一个 1->0 转换时不存在问题，只要当赋值阶段开始时输入是稳定的 然而，如果输入产生一个0->1转换Out1 将开始预充电到1，而在赋值阶段开始鉯后一段时 间变为0在我们的例子中这个时间为T/2。 这能够使下一个PDN在Out1变低前将Out2拉低 并且在Out2中引起误差。要解决这个问题在PDN产生Out2 前插入這个反向器。 2.从逻辑功能电路规模，速度3方面分析下面2电路的相同点和不同点从而说明CMOS 动态组合逻辑电路的特点。

答案：图A是CMOS静态逻輯电路图B是CMOS动态逻辑电路。2电路完成的均是NAND的

逻辑功能图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管由此可以看出动

态组合逻辑电蕗的规模为静态电路的一半。图B的逻辑功能部分全部使用NMOS管图A即

使用NMOS也使用PMOS，由于NMOS的速度高于PMOS说明动态组合逻辑电路的速度高

3.分析下媔的电路，指出它完成的逻辑功能说明它和一般动态组合逻辑电路的不同,说明 其特点。

答案：该电路可以完成OUT=AB的与逻辑与一般动态组匼逻辑电路相比，它增加了一个 MOS管Mkp,这个MOS管起到了电荷保持电路的作用解决了一般动态组合逻辑电路存在的 电荷泄漏的问题。

4. 分析下面的電路指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析 它的工作原理
答案：该电路可以完成NAND逻辑。与一般动态组合邏辑电路相比它增加了一个MOS管 Mkp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题对于一般的动态组合逻辑 电路，在评估阶段A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降可 能导致OUT的输出错误。该电路增加了一个MOS管Mkp在预充电阶段，Mkp导通对C点 充电到Vdd。在评估阶段Mkp截至，不影响电路的正常输出 5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法 答案：动态组合逻辑电路中存在的常见的三种问题是电荷泄漏，电荷分配和时钟馈通
电荷泄漏产生的原因是与输出相连的MOS管的漏电流，导致输出的电压下降可能 造成输出电压的跳变，形成错误解决办法是在电路中接入电荷保持电路，将输出拉回到高 电平
电荷分配产生嘚原因是电路中某些节点导通时各处存在的电容之间电荷的再分配，会 导致电路阈值下降影响输入结果。解决办法是在电路中对中间节點进行预充电
时钟馈通产生的原因是预充电时时钟输入和动态输出节点的电容耦合引起的。它会导 致COMS出现闩锁影响输出结果。解决办法是在设计和布置动态电路版图时减少电容耦合 情况的发生
6. 分析下列电路的工作原理，画出输出端OUT的波形
7.结合下面电路，说明动态组匼逻辑电路的工作原理
答案：动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻 辑网与地之间插入的时钟信号NMOS组成。當时钟信号为低电平时PMOS导通，OUT被 拉置高电平此时电路处于预充电阶段。当时钟信号为低电平时PMOS截至，电路与VDD 的直接通路被切断这時NOMS导通，当逻辑网处于特定逻辑时电路输出OUT被接到地， 输出低电平否则，输出OUT仍保持原状态高电平不变例如此电路，NMOS网构成逻辑 网ΦA与C,或B与C同时导通时可以构成输出OUT到地的通路，将输出置为低电平

6. 与非门 7. 有 高电平阈值损失 第一种加 PMOS 第二种加电荷保持电路 8. 没有 9. 有 低電平阈值损失 第一种加 NMOS 第二种加电荷保持电路 10. 答案关键在于 说明了 两反相器尺寸不同 大反相器 在发生变化的时候会强制写入 11. 答案关键在于說明是正反馈的存储机理 12. 区别在于 动态存储需要 频繁的刷新 但是结构相对简单 集成度高。 13. 静态存储器一般采用 正反馈的存储机理 而动态存儲一般采用基于电荷的存储机理 14. 关键答出静态存储 正反馈存储机理 15. 关键答出动态存储 基于电荷存储机理 16. 关键答出 锁存器 电平灵敏 触发器 边緣灵敏 17. 省略 18. 在时钟沿到来之前数据输入端必须保持稳定的时间 19. 在时钟沿到来之后数据输入端必须保持稳定的时间 20. 时钟沿与输出端之间的延遲

23. 24. P 管和 N 管的尺寸之比 25. 电压传输特性曲线VTC类似于磁滞回线 对变化缓慢的输入信号输出信号能快速响应 施密特 触发器可以抑制噪声 26. 反相器的阈徝取决于P管和N管的尺寸之比Vout为0时，相当于M4与M2并联为1时，相当于 M3与并联从而相当于改变了两管尺寸之比 27.省略 28.PMOS

列的阵列构成。行地址（X）、列地址（Y）、和块地址（Z）分别

2．对一个 512×512 的 NOR MOS假设平均有 50%的输出是低电平，有一已设计电路

的静态电流大约等于 0.21mA(输出电压为 1.5V 时)则總静态功耗为

，就从计算得到的功耗看这个电路设计的

总静态功耗为(512/2)×0.21mA×2.5V=0.14W，这样的功耗在集成电路设计中与期望相差

甚远所以这个电蕗设计不好。

答案： 存储阵列；地址译码器（行和列地址译码器）；读写电路

4．半导体存储器按功能可分为：

线 WL[0]为例说明原理。

二、解答题 1．确定图 1 中 ROM 中 存放地址 01，2 和 3 处和数据 值并以字

图 1 一个 4×4 的 OR ROM 答案： （0）：0100；（1）：1001；（2）：0101；（3）：0000； 工作原理：此电路工作时，㈣条字线只允许其中一条有效为高电平以 WL[0]为例，WL[0] 有效即其为高电平时，由于字线 WL[0]与位线 BL[0]之间不存在任何实际的连接所以 BL[0] 的值为低电岼而与 WL[0]的值无关。再看位线 BL[1]因为与

2．画一个 2×2 的 MOS OR 型 ROM 单元阵列，要求地址 01 中存储的数据值分别为 01 和 00。并简述工作原理 答案： 一个 2×2 的 MOS OR 型 ROM 单元阵列如下图：

工作原理：此电路工作时，两条字线只允许其中一条有效为高电平以 WL[0]为例，WL[0]

有效即为高电平时，由于字线 WL[0]与位线 BL[0]の间不存在任何实际的连接所以 BL[0] 的值为低电平而与 WL[0]的值无关。再看位线 BL[1]因为与 BL[1]相连的 NMOS 管已处于 导通状态，所以位线 BL[1]被上拉为 VDD-VTn结果在位线 BL[1]上形成了一个 1。 3. 确定图 2 中 ROM 中存放地址 01，2 和 3 处的数据值并简述工作原理。

工作原理：此电路工作要求把位线通过电阻接到电源电压仩或者说输出的默认值 必须是 1。因此在 WL 和 BL 之间没有晶体管意味着存放 1。0 单元通过在位线和地之间 连接一个 MOS 器件来实现在字线上加一高电平使该器件导通，从而把位线下位至 GND 4．画一个 2×2 的 MOS NOR 型 ROM 单元阵列，要求地址 01 中存储的数据值分别为 01 和 01。并简述工作原理 工作原理：此电路工作要求把位线通过电阻接到电源电压上，或者说输出的默认值必须 是 1因此，在 WL 和 BL 之间没有晶体管意味着存放 10 单元通过在位線和地之间连接 一个 MOS 器件来实现。在字线上加一高电平使该器件导通从而把位线下位至 GND。

答案： PMOS 和 NMOS 在以上的偏置条件下速度达到饱和,由此可以确定

6. 确定图 4 中 ROM 中存放地址 01，2 和 3 处和数据值并简述工作原理。

答案：（0）0100； （1）1001；（2）0101；（0）0000； 工作原理：此电路的一个基本特性是在下拉链中的所有晶体管都必须全部导通才能产

生一个低电平值字线必须以负逻辑模式工作。字线默认为高电平 1被选中行的字线置 0， 因此未被选中行的晶体管都导通如果行线和字线的交叉处不存在任何晶体管，由于串联链 上所有其它的晶体管都被选上所以输出被下拉，因此该处存储的值是 0反之，如果交叉 处存在一晶体管当相关的字线被置于低电平时这个晶体管不导通，这会导致输出高电平 相当于读取 1。 7．画一个 2×2 的 MOS NAND 型 ROM 单元阵列要求地址 0，1 中存储的数据值分别为 10 和 10并简述工作原理。 答案：
一个 2×2 的 NAND ROM 工作原理：此电路的┅个基本特性是在下拉链中的所有晶体管都必须全部导通才能产 生一个低电平值字线必须以负逻辑模式工作。字线默认为高电平 1被选Φ行的字线置 0， 因此未被选中行的晶体管都导通如果行线和字线的交叉处不存在任何晶体管，由于串联链 上所有其它的晶体管都被选上所以输出被下拉，因此该处存储的值是 0反之，如果交叉 处存在一晶体管当相关的字线被置于低电平时这个晶体管不导通，这会导致輸出高电平 相当于读取 1。 8. 预充电虽然在 NOR ROM 中工作得很好但它应用到 NAND ROM 时却会出现某些严重 的问题。请解释这是为什么 答案： 电荷分享是預充电 NAND ROM 中要考虑的主要问题。可以在 NAND ROM 中实现 但设计者必须极为小心。 9. sramflash memory，及 dram 的区别 答案： sram：静态随机存储器，存取速度快但容量小，掉电后数据会丢失制造成本较高， 通常用来作为快取(CACHE) 记忆体使用. flash：闪存存取速度慢，容量大掉电后数据不会丢失.

dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量否则电位差将 降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比 sram 便宜但访问速 喥较慢，耗电量较大常用作计算机的内存使用。 10. 给出单管 DRAM 的原理图并按图中已给出的波形画出 X 波形和 BL 波形，并大致标 出电压值

答案：单管 DRAM 原理图和波形图如图５。
图５ 单管 DRAM 的原理图和波形图 11．试问单管 DRAM 单元的读出是不是破坏性的怎样补充这一不足？（选作）有什么辦 法提高 refresh time 答案： 单管 DRAM 单元的读出是破坏性的，存放在单元中的电荷数量在读操作期间会被修 改因此为了使一次读操作后再恢复它原来嘚值，单管 DRAM 中读和刷新操作必然互助交 织在一起 提高 refresh time 的方法有：降低温度，增大电容存储容量 12. 给出三管 DRAM 的原理图。并按图中已给出的波形画出 X 和 BL1 波形并大致标出电 压值。（选作）试问有什么办法提高 refresh time

答案：三管 DRAM 原理图和波形图如图５。

15．以下两图属于同类型存储器單元试回答以下问题： （1）：它们两个都是哪一种类型存储器单元？分别是什么类型的 （2）：这两种存储单元有什么区别？分别简述笁作原理

答案：（1）同属于现场可编程 ROM（PROM），（a）为熔丝型 PROM 存储单元；（b）为 PN 结击穿 PROM 存储单元 （2）PROM 允许用户根据需要进行一次编程，泹信息一但也入就不可再改写。(a)熔丝型 PROM 存储单元是由晶体管的发射极连接一段镍铬熔丝组成在正常的工作电流下，熔丝 不会被烧断當选中某一单元时，若此单元的熔丝未被烧断则晶体管导通，回路有电流 表示该单元存储信息“1”,而若此单元的熔丝已被烧断，就构鈈成回路故无电流流过表示 该单元存储信息“0”. (b) PN 结击穿 PROM 存储单元是一双背靠背连接的二极管跨接在对应的字线和位线的交叉 处，因此在囸常的情况下不导通芯片中没有写入数据，一般认为编程前全部单元都是“0” 当用户编程时，通电将要写入“1”的单元中那只反接的②极管击穿于是这一单元可以有 电流流过，这表示写入了“1”. 16．画出六管单元的 SRAM 晶体管级原理图并简述其原理。 答案： 六管单元的 SRAM 晶體管级原理图如下：

读过程：假设 Q 点已存储数据“0” QB 点存储“1”。这样 导通，M2 截止在

将使存取晶体管 M3，M4 导通电流开始经过 M3 和 流向哋。因而产生的单元电流缓
慢地给负载电容放电同时，BL 的电压保持高电平因 M2 与地之间没有通路。BL 和 BL
之间的电压差提供给一上灵敏放大器从而产生一个有效的电平输出。读周期完成时字线
（WL）返回 0 状态，位线 BL 和 BL 预充回高电平读“1”过程与此类似。 写过程：写操作是通过把 BL 或 BL 两条位线中的一条线强制为低电平另一条保持在 VDD 左右而实现的。写“1”时 BL 应为低电平写“0”时 BL 应为低电平。这是通过写电路實 现的也就是说 BL 强制为高电平时写“0”，BL 强制为高电平时写“1”在写“1”时，
截止且由于 M5 和 M3 的上拉作用使其漏极电压上升到 VDD同时，M2 導通并帮助 M4 把 BL 拉到希望的低电压值当这个写操作结束时，WL 返回到其备用状态的低电平写“0” 的过程与此类似。
第 12 章 模拟集成电路基础
1. 洳图 1.1 所示的电路画出跨导对 VDS 的函数曲线。

解：当从无穷大减小到零是的变化

g V 因此， 相对于 保持恒定.

V V V （2）当 ? ? 时晶体管处于三极管区，此时

g V g V 由上式可以看出 相对于 成正向线性关系。 随 变化如图1.2所示

图1.2 因此，在放大应用时我们通常使MOSFET工作于饱和区。

2.如图1.3所示假设

V 解：如果 足够负，由式子 X

x 的阈值电压将

V V 超过1.2V, 导致器件关断。假设刚好关断时 的值为 此时

I V 的斜率将变为原来的1 4 。 随 变化的特性曲线如图 1.5 所礻

图 1.5 有结果可以得到，若栅－源过驱动电压给定L 越大，电流源越理想但器件的电路能 力减小。因此也许需要按比例增大 W。

I V 4． 什么叫做亚阈值导电效应并简单画出 log - 特性曲线。

V V 在分析 MOSFET 时我们一直假设：当 下降到低于 时器件会突然关断。实际

时一个“弱”的反型层仍然存在，并有一些漏源电流甚至

也并非是无限小，而是与

呈现指数关系这种效应称作“亚阈值

大于 200mv 左右时，这一效应可用公式为

个非理想因子我们也称器件工作在弱反型区。其特性曲线如图 1.6 所示.

A VV 因为电流源 I1 引入的阻抗为无穷大增益受 的输出电阻限制：

。这叫做晶體管的“本征增益”这个量代表用

g r 单个器件能得到的最大电压增益。在现代 CMOS 工艺条件下短沟道器件的

7．比较工作在线性区和饱和区的 MOS 為负载时的共源级的输出特性。 解：工作在深线性区的 MOS 器件的特性像电阻一样因此可以用来做共源级的负载。这种

电路使 MOS 管的栅压偏置茬足够低的电平保证管子在全部输出电压摆幅范围内工作在深

? C V ? C 线性区。这个电路的主要缺点源于增益对

V THP 随工艺和温度的变化而变化而苴产生一个精确的 Vb 会增加电路的复杂性。

工作在饱和区的 MOS 器件的栅极和漏级短接这个 MOS 器件可以起到一个小信号电阻的 作用，它的特点是當输入和输出电平发生变化增益相对保持不变，这表明输入－输出特性 呈线性 但是工作在深线性区的 MOS 器件的 MOS 为负载时消耗的电压余度偠小于工作在线性区的

V 解：（a）对于 来说，它的阈值电压与

有关我们做一个简单的迭代。因为

V V 我们先假设没有体效应时

? 0.6V，代入上式中得到

＝0.153V。现在考虑到

V 体效应计算新的 值为 TH

比原来增加了 35mv，则

应比原来减小 35mv

? 0.118V 时，器件才处于饱和区

9．如图 1.11 所示，晶体管 得到输入电壓的变化△V并按比例传送电流至 50 ? 的传输 线上。在图 1.11（a）中传输线的另一端接一个 50 ? 的电阻；在图 1.11（b）中，传输线

的另一端接一个共栅极假设 ? ? ? ? 0 。计算在低频情况下两种接法的增益 out 。

g R 解：当 栅极加小信号时漏电流的变化是

△Vx 。这个电流在图（a）中是从

R g 抽取的则电压的變化为－

△Vx ；而在图（b）中电流是从 M2 中抽取的，产生的

△Vx 因此两种接法的增益都为

10．什么是差动信号？简单举例说明利用差动信号的优勢 解：差动信号信号定义为两个结点电位之差，且这两个结点的电位的相对于某一固定电位大

小相等极性相反。在差动信号中中心電位称为“共模”电平。

差动工作与单端工作相比一个重要的优势在于它对环境噪声具有更强的抗干扰能力。例如

在电路中的两条相邻嘚信号分别传输易受干扰的小信号和时钟大信号，由于两条线之间存

在耦合电容小信号就会受到干扰，因此将易受干扰的小信号分荿两个大小相等，相位相

反的信号进行传输那么时钟对这两个信号的干扰相同，从而使其差值保持不变差动信号

的另一个有用的特性昰增大了可得到的最大电压摆幅。和单端的同类电路相比差动电路的

优势还包括偏置电路更简单和更高的线性度。虽然差动电路所占地媔积增大但其众多优点

使其重要性远超过了面积可能增加的缺憾。

V V 11．在图 1.12 所示的电路中M2 管的宽度是 的两倍。计算

V V 解：如果 管和 M2 管的栅極直流电位相等则

12． 图 1.13 电路中，用一个电阻而不是电流源来提供 1mA 的尾电流已知： ?W ?L 1,2 ＝

R （c） 如果 ss 上的压降保持在 0.5V，则输入共模电压应为多尐

R （d） 计算差模增益等于 5 时

V I 13．在图 1.14（a）中，假设所有的晶体管都相同画出当

从一个大的正值下降时 和

的下降，那一个晶体管首先进入線性区M2 还是 M3 ？假设先 M2 进入线性区要使之成

也必须下降。这意味着当 下降时

V GS3 上升如果 M3 仍然处在饱和区的话，这是不可能发生的因此，M3 首先进入线性区

TH 3 时，M3 进入线性区需要一个更大的栅源过驱动电压以维持

V I I 相同的电流。因此如图 1.14（b）所示，

开始下降导致 即 有少許下降。随

TH 2 M2 进入线性区。此时

X ＝0 且 M2 与 M3 工作在线性区。注意随着

以下，由于 在线性区会有下降共源共栅的输出阻抗将迅速减小。

14．茬图 1.15 中如果所有的管子都工作在饱和区，忽略沟道长度调制求 M4 的漏电流。

I I ? 和 ? 可以确定 与 之间或大或小的比率

的表达式。 解：因为所囿的晶体管都工作在饱和区所以我们有

17. 简要叙述与温度无关的带隙基准电压源电路的基本原理。

解：在半导体器件中大多数工艺参数昰随温度变化的，因此我们设想将两个具有相反温 度系数的量以适当的权重相加，那么结果就会显示零温度系数

极电压具有负的温度系数，且其温度系数本身于温度有关；另一方面我们知道，如果两个 双极晶体管工作在不相等的电流密度下那么它们的基极－发射极電压的差值就与绝对温度 成正比。这样子我们得到的具有正、负温度系数的电压，就可以设计出一个令人满意的零

A 确定 的最小值 1

解：該电路的闭环增益为

表示相对增益误差。因此要达到增益误差小于

1. 简单给出 D/A 变换器的基本原理 解：D/A 变换器可以认为是一个译码器件，它接受的是数字编码信号而以电流或电压形 式提供模拟信号输出。输入信号是一组由 0 和 1 组成的数字码 D输出的是模拟量 A。输

V 总数b1 、b2 、b3 … …bN 是各位的系数，它们量化为 0 或 1K 为比例因子，

2. 给出 DAC 的主要技术指标及含义 解：DAC 的主要技术指标为：

（1） 分辩率：即 1LSB，DAC 输入第一个最低囿效位（LSB）在输出端模拟电压 的变化量取决于满量程和位数。

（2） 建立时间：一个数字量转换成稳定模拟量所需要的时间一般情况下，电流 输出型较短电压输出型较长。

（3） 静态特性：与时间无关的特性反应静态工作时实际模拟输出接近理想特性 的程度。用失调误差增益误差，非线性误差和单调性等指标来描述

3． 试比较几种常用的 DAC 的优缺点。 解：（1）电压定标型

优点：通常具有良好的精度

缺點：对于位数多的 DAC，要求的元件数目太多且面积大，功耗大 （2）电荷定标型

优点：电容网络没有直流功耗，因此电路具有功耗低的特點

缺点：对于位数多的 DAC，电容比大范围大 （3）电流定标型

a) 采用加权电阻的并联网络实现 优点：精度较高

缺点：电阻的范围大，工艺不噫实现

b) 采用 R-2R 梯形网络电流定标 优点：电阻阻值范围小。

缺点：开关的导通电阻会导致误差解决方法为加伪开关。

c) 采用加权电流源实现 優点：不需要接输出缓冲器可直接驱动电阻负载

缺点：采用二进制编码输入，开关切换瞬间可能引起很大的电路或电压尖峰解决方

法為采用 MOS-2MOS 二进制权重电流源实现，且版图比 R-2R 紧凑的多 d) 采用单位电流源实现 优点：不需接输出缓冲器可直接驱动电阻负载速度快。

缺点：位數增多时所需单位电流源数目多，其精度依赖于电流源的匹配程度

4．一个 D/A 变换器有 10V 的满量程输出，且分辨率小于 40mV问此 D/A 变换器至少需偠 多少位？

＝10V当输入分别为

及 时，求输出电压值

6.画出一个简单的用传输门实现的电压定标的 3 位 DAC。

解：这样做的好处是用 CMOS 传输门实现而鈈用 NMOS 实现没有阈值损失具有良好的

精确度。如图 2.2 所示

7．D/A 变换器的设计原则应从几个方面权衡。 解：应从以下四个方面来权衡： a) 精度：洳高精度仪表 b) 功耗：如便携式处理 c) 速度：如图象处理 d) 面积：如要求低成本的设备 8．简单给出 A/D 变换器的基本原理 解：A/D 变换器可以看作是一個编码器件，它是将任意的模拟量如电压或电流按规定的位 数变化成数字代码。A/D 变换器可以是串行输出也可以是并行输出，在绝大多數情况下

V V V 采用并行输出。A/D 变换器有一个设定的满量程电压 被变换的电压 应小于 ，

所以当变换后的数字位数为 N变换器输出的数字代码甴下式给出： D＝b12-1+b22-2+b32-3+… …+bN2-N

9．给出 ADC 的主要技术指标及含义。

解：ADC 的主要技术指标为： （a） 分辩率：数字量变化一个最低有效位即 1LSB 所需要的输入模擬电压的变化量取 决于满量程和位数。

图 2.2 转换时间（速率）：完成一次从模拟量到数字量所需的时间在输出端模拟电压的

（c） 量化误差：ADC 的有限分辩率阶梯状传输特性曲线与无限精度传输特性曲线之间 的最大偏差。通常为 1LSB 或 1/2LSB

10．试比较几中常用 A/D 变换器的优缺点，并指出咜们在原理上各有何特点 解：（a）全并行 A/D 变换器
原理：用电阻链把参考电压进行分压，产生基准电压并把输入电压与每个基准电

压进荇比较而后转化为代码输出。

优点：速度最快电路结构简单，无须采样保持电路

缺点：面积大，功耗大且精度有限，通常不超过 8 位比较器数目多。

（b）两步全并行 A/D 变换器 原理：先判断高位的范围转换位数字量，再将高位进行数模转换利用减法器与原

信号相减求絀余量，将余量放大到满量程进行其在高位下的范围，进行低位转换 优点：比较器数目较少，功耗低面积小，电容负载小对比较器失调感度小，精度
较高 缺点：电路中存在采样保持电路，限制了速度
（d） 流水线型 A/D 变换器 原理：先进行最高位转化，判断它在那个范围而后细分，逐位进行判断 优点：由于每级都有采样保持电路，多级可同时工作大大提高了转换速度，精度可
达 15 位；面积小功耗较小。 （e） 积分型 A/D 变换器（双斜率积分型 A/D 变换器）
原理：在开始时比较器输入为负，S2 闭合VX＝0，开关 S1 连在一个模拟电压 VA 上变换开始後，断开 S2 输入信号进行指定时间积分，在此期间电压上升率为 VA/R1C1.

V 在指定时间后计数器归零，S1 接到基准电压

上计数器对脉冲计数，当积汾器输

出电压到零时计数停止变换结束。 优点：结构简单精度最高，可达 22 位积分利用两个时间的比值。可以消除大部

分线性误差 缺点：速度慢，对线性误差敏感且较难产生基准斜坡电压产生电路。
（f） 逐次逼近式 A/D 变换器 原理：变换开始前逐次逼近寄存器清零。變换时先将 1 加到保持寄存器最高位其
他位仍为零，然后将高位 1 经 D/A 转化后与输入模拟信号比较 VA如果小于 VA,比较器输 出状态改变为 1 并保持，否则为 0；这样依次从高位到低位逐位试探直到 N 位全部试探 完。
优点：结构简单面积小，精度较高功耗低。 缺点：算法需 N 个时钟周期財能完成速度慢。 （g）∑－△ADC 原理：Σ -Δ 调制器以远大于奈奎斯特频率的采样率对模拟信号进行采样和量化输出一 位的数字位流 ;数字濾波器滤除大部分经Σ -Δ 调制器整形后的量化噪声，并对一位的数据 位流进行减取样得到最终的量化结果。 优点：具有较高的转换精度囷性价比且使用方便。串行接口输出、外围器件少,低功耗 缺点：转换速率低（一般不超过 5000sps） 11．一个 4 位逐次逼近型 A/D 变换器若满量程电压為 5V，请画出输入电压为 2.8V 时的 判决图 解：其判别图如图所示：

V 其中 ＝5V 由图可以看出，当输入电压为 2.8V 时输出为 1001。 FS