FPGA中几个基本的重要的内存c18时序参数分析参数介绍(fma

  本篇博客结合之前的内容然后實打实的做一个约束实例,通过本实例读者应该会实用timequest去分析相关的实例本实例以VGA实验为基础,介绍如何去做内存c18时序参数约束

  首先VGA這种情况属于供源时钟情况,不明白供源时钟的可以参看之前博客讲解首先查看ADV7123的数据手册,查看其内存c18时序参数图如下图所示,是建立时间和保持时间要求

  下图是内存c18时序参数图,可见t1和t2在时钟上升沿的位置数据在时钟的上升沿进行采集。

  对于VGA实验来说FPGA是发送端,ADV7123是接收端如果传输的速率比较高的话,数据和时钟上升沿的严格对齐就要依靠PLL产生可调相位的时钟信号来保证不过对于对于25MHz时钟通过较好的内存c18时序参数约束和分析后,则不必动用PLL

  接下来需要产生虚拟时钟,对于reg2reg路径的分析其时钟都是FPGA内部,不用产生虚拟时钟但是对于pin2reg或者reg2pin这种情况,需要产生一个虚拟时钟作为pin端的时钟来分析内存c18时序参数。如下图中的标注所示

  所以ADV7123和FPGA进行时钟相关的信號就是ADV7123的驱动时钟,明白这个信号之后需要设置其虚拟时钟约束,如下图所示

  由于FPGA是相对于ADV7123为输出ADV7123所需要的信号,所以需要设置输出延迟约束这一部分结合上一篇博客的分析,首先需要计算FPGA到ADV7123芯片的延迟这一部分主要是PCB上面的信号走线延时。所以需要结合PCB走线来估計延迟时间

  Timequest分析内存c18时序参数的核心也就昰在于延迟因数的计算。那么建立约束文件去告诉timequest,哪个地方有什么样的约束该怎么进行约束。

  之所以要建立相关网表的概念是因為我们在利用quartus ii 中的timequest 时,大致的流程是:建立网表----建立SDC文件----更新网表;

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