本文分析了模块和合成器这兩种主要的系统时钟技巧源的特点并重点阐述了合成器相对于模块的替代优势。

　　在所有电子系统中时钟技巧相当于心脏，时钟技巧的性能和稳定性直接决定着整个系统的性能典型的系统时序时钟技巧信号的产生和分配包含多种功能，如振荡器源、转换至标准逻辑電平的部件以及时钟技巧分配网络这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示

　　系统时钟技巧源需要可靠、精确的时序参考，通常所用的就是晶体本文将比较两种主要的时钟技巧源——晶体振荡器(XO，简称)模块和锁相环()合成器并探讨高性能PLL嘚发展趋势。

　　图1完整时钟技巧解决方案

　　现今非常复杂的系统设计可能需要分配多个逻辑标准和多个频率的时钟技巧信号副本。某些板子也可能需要在几个要求零延迟缓存和沿(上升下降沿斜率)调整缓存的元件之间有精确的沿和同步特性时钟技巧的多个副本可能需偠一个扇出缓存用于多路输出分配。时钟技巧的倍频器可能需要一个PLL合成器所有这些要求可以结合在一个有挑战性的时钟技巧树型设计Φ。

　　对于晶振模块和PLL合成器这两种主要的系统时钟技巧源而言它们各有其优劣势。典型的系统晶振时钟技巧源通常使用的是石英晶體谐振器尽管这种分立的双器件解决方案(由单

　　独的晶体和IC组成)是可被替代的。为使振荡器工作石英晶体必须处于动态信号环路中，由增益放大反向器补偿晶振损耗、调节相位偏移并匹配阻抗增益放大器也必须驱动信号到标准逻辑输出电平的转换，以便系统时钟技巧分配网络使用且最终由时钟技巧接收器使用。 图2显示的是典型的晶体振荡器时钟技巧的结构示意图

　　图2：典型的晶体振荡器时钟技巧。

　　从工作原理上讲石英晶体振荡器是利用石英晶体(二氧化硅的结晶体)的压电效应制成的一种谐振器件。若在石英晶体的两个电極上加一电场晶片就会产生机械变形。反之若在晶片的两 侧施加机械压力，则在晶片相应的方向上将产生电场这种物理现象称为压電效应。如果在晶片的两极上加交变电压晶片就会产生机械振动，同时晶片的机械振动又会产生交变电场在一般情况下，晶片机械振動的振幅和交变电场的振幅非常微小但当外加交变电压的频率为某一特定值时，振幅明显加大比其他频率下的振 幅大得多，这种现象稱为压电谐振

　　晶体振荡器的频率精确性(针对特定数据表目标)一般表示以+/-PPM(每百万零件)范围偏差的均值。更精确的晶体振荡器可能更昂貴如更高频晶体振荡器。单独的频率精确度特性由有效位数和不确定性偏差范围、单位以PPM表示有各种精确性和精度不同的晶体振荡器模块。晶体振荡器的边缘抖动或相位噪声是精确性和精度的独立参数晶体振荡器时钟技巧模块总时钟技巧抖动的单位是皮秒(ps)，而相位噪聲仅当规定超过边带频率范围时有效

　　对于晶体振荡器时钟技巧而言，它通常局限在一个频率工作而且经常只有一个单端逻辑输出引脚或一个差分输出对。振荡工作可能在晶振基本模式或谐振超调模式中进行

　　晶体振荡器时钟技巧的优点包括结构简单和噪声低，鉯及可为客户提供精确的定制频率等方面;但另一方面它的缺点也比较明显，例如其频率仅由晶体决定通常是特定晶体被制成客户所需嘚振荡器，导到生产成本高、交货周期较长不利于客户加快产品上市时间，而且难以获得非标准的频率此外，晶体振荡器也存在着可靠性等方面的问题在这种情况下，许多客户多年来都在寻找着适合的晶体振荡器的替代方案

　　与晶体振荡器相比，PLL合成器是一种更為复杂的系统时钟技巧源其中，单从PLL来讲它通常由相频检测器(PFD)、电荷泵、低通滤波器 (LPF)和压控振荡器(VCO)等组成。而通用的PLL合成器时钟技巧產生器一般需要外部晶体以及放大反向器并再通过完全集成的PLL和逻辑电路来完成。PLL合成器还可以实现其它更高的功能和特性如晶体频率倍频、输出相位校准、多个输出副本和对输出进行分频等。图3显示 的是典型PLL合成器的结构示意图

　　图3：典型的PLL合成器时钟技巧结构礻意图。

　　对于PLL合成器来说先进的芯片电路集成让PLL合成器提供宽泛的扇出功能，用于时钟技巧信号副本的分配如PLL合成器能提供20个差汾输出对，或运行到40个单端时钟技巧接收器可选扇出使能功能， 并可结合倍频或分频得到独立封装中广泛输出的灵活性。

　　PLL合成器楿对于晶振模块的替代优势

　　对于相同的时钟技巧应用而言PLL合成器时钟技巧可使用较为廉价的低频晶体，这种晶体能够工作在比晶振模块更低的谐波频率通常频率越高的晶体的价格也越贵，并且可能需要更长的交货周期

　　此外，采用单个PLL合成器IC即可替代系统中的哆个晶振模块这就无需扇出缓冲器或转换器，从而带来稳固的成本降低相对于晶振模块，PLL合成器能够提供多个逻辑系列输出等级、优囮扇出板面积并凭借使用更少的机械元件而提供了系统的可靠性。

　　总的来看在系统设计中采用PLL合成器，能够获得具有竞争力的相位噪声和稳定性能具有更宽的频率输出范围和更高的设计灵活性，能够减少所用元器件数量从而减少物料清单(BOM)，降低系统总成本并縮短产品的交货周期。

　　拥有竞争优势的时钟技巧产生和时钟技巧分配解决方案

　　在时序产品市场安森美半导体拥有宽广的产品线，并持续进行技术创新和产品阵容拓展以时钟技巧分配器件为例，安森美半导体的产品包括ECLinPSTM、ECLinPS MAXTM和GigaCommTM等系列安森美半导体是射极耦合逻辑(ECL)產品的的市场和性能领先者，不仅历史最为悠久(历经超过25年的发展)并且拥有最大的ECL产品阵容，超过竞争对手3倍此外，安森美半导体拥囿极佳的工艺技术并拥有业界领先的测试和评估方法，保证了产品的质量和可靠性安森美半导体更持续进行产品创新和性能提升。

　　例如安森美半导体近期针对计算机、数据存储、网络和消费应用中的差分时钟技巧HCSL输出提供新的时钟技巧分配器件—— NB4N121K 和 NB4N111K。这两款器件适合100、133、166、200、266、333 和4

　　00 MHz等典型频率为内存模块 (FBDIMM)频率应用。这两款器件采用先进CMOS 工艺技术制造性能远超竞争产品——产生仅 0.3 皮秒 (ps) 的相加相位抖动和不足100 ps的输出至输出skew。(每个差分对的最大传输延迟变异Δtpd为100 ps)竞争性器件的典型抖动超过 1 ps时，Skew远高于 100 ps因此，安森美半导体最噺的 ECLinPS? 器件为系统设计人员提供更多的设计余量两款器件的时钟技巧输入引脚还内部整合了 50 欧姆 (Ω) 的片内端接 (ODT) ，减少元件数量和简化电蕗板布线

　　而在时钟技巧产生器件方面，安森美半导体的PureEdgeTM产品系列被证明是业内现有最佳的基于锁相环(PLL)且具有低相位噪声的时钟技巧產生技术安森美半导体新的PureEdgeTM亚皮秒均方根(RMS)抖动PLL时钟技巧采用5 mm × 7 mm模块配置，与晶体振荡器和压控晶体振荡器引脚兼容不仅可作为昂贵的晶体振荡器的替代解决方案，且比竞争对手的PLL产品具有更佳的性能和成本从表1中可以看出安森美半导体的PLL合成器(晶体+PLL)在相位抖动性能上仳晶振及同类的竞争器件拥有明显的优势。

　　表1：不同竞争器件的抖动性能比较

　　高性能PLL的发展趋势

　　如上所述PLL合成器与传统的晶体振荡器相比拥有多种优势。接下来我们将结合安森美半导体近期推出的几款高性能PLL时钟技巧器件，探讨高性能PLL的发展趋势

　　这其中很重要的趋势就是扩展的频率范围和更低的抖动噪声，可作为晶体振荡器的替代模块例如，安森美半导体推出的NBXDBA012、NBXDBA014和NXTBA015LN1TAG等几款时钟技巧模块均具有扩展的频率范围和极低的相位抖动例如，NBXDBA012是一款设计用于满足当今3.3 V低压正射极耦合逻辑(LVPECL)时钟技巧产生应用的双频率晶体振蕩器这器件使用了高Q基本晶体和PLL时钟技巧乘法器，能够提供可供选择的106.25 MHz或212.5 MHz频率并能提供超低抖动和相位噪声的LVPECL差分输出。它在12 kHz到20 MHz频率嘚抖动和相位抖动仅为0.4 ps适合1X和2X光纤信道(Fiber

　　在替代同样属于硅器件的竞争性产品方面，PLL时钟技巧器件也在往更高性能发展例如，安森媄半导体的NB3N3001和NB3N3011这两款适合光纤信道和串行ATA(SATA)应用的高性能PLL时钟技巧产生器带来优于竞争产品50%的相位抖动其中，NB3N3001可产生106.25 MHz和212.5 MHz频率而NB3N3011可产生100 MHz和106.25 MHz頻率。这两款器件具是备LVPECL差动输出的3.3 V时钟技巧产生器采用先进CMOS工艺，在相位噪声上的表现大幅超越竞争产品可以媲美昂贵的表面声波(SAW) 晶振器。其中NB3N3001仅0.3 ps的相位抖动比起竞争产品的0.7 ps具有重要优势，为系统设计工程师宝贵的时序成本预算保留了更充裕的空间这两款器件的引脚排列与功能相同的竞争产品ICS843001与ICS843011完全兼容，可以直接替代代从而为客户带来具备更佳性能和成本的另一选择。

　　图4：NB3N3001的简化逻辑结構示意图

与功能相竞争的器件ICS557-03引脚兼容，能够替代这器件在没有采用扩频功能下，NB3N5573提供更佳的抖动性能使其在不需要同步状态信息 (SSM)丅更发挥价值。

　　除了上述应用的高性能PLL时钟技巧器件安森美半导体还率先提供能在-45℃至85℃全工业温度范围操作的可编程PLL合成时钟技巧NB124XX/A。该系列是多用途合成时钟技巧源它的内部VCO工作在200至400 MHz (12429)或400至800 MHz ()的频率范围。通过无论是串行或是并行配置VCO频率能够被设定和分频，以提供PECL输出所需的精细频率间隔度PLL环路滤波器已经完全集成，所以无需外部元件它的应用市场包括服务器、网络以及通用应用。

　　除了NB124XX/A這种支持全工业温度范围的PLL合成时钟技巧安森美半导体还推出一种可配置多协议时钟技巧产生器，它支持的协议包括1/8光纤信道、1/4光纤信噵、HDTV、PCIe、OC3-OC48和XAUI等很多种协议非常适合于多业务接入平台和多速率时钟技巧和数据恢复单元(CDR)应用。

　　此外针对手机、个人数字助理(PDA)等应鼡对时钟技巧器件在低功率、小封装和更低电磁干扰(EMI)等方面的要求，安森美半导体也提供相应的极低功率专用扩频时钟技巧产生器包括NB2XXXA系列的多款器件。这些器件具有专有的全数字调制技术其EMI降低多达14 dBm，采用极小的3 mm × 3 mm 6引脚TSOP封装其共用占位面积允许在调制和扩频方面进荇变更，而不会导致布线改变这系列器件适合于手机、PDA和打印机等应用。

　　在所有电子系统中时钟技巧相当于心脏，时钟技巧的性能和稳定性直接决定着整个系统的性能典型的系统时序时钟技巧信号的产生和分配包含多种功能，如器源、转换至标准逻辑电平的部件以及时钟技巧分配网络这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示

　　系统时鍾技巧源需要可靠、精确的时序参考，通常所用的就是晶体本文将比较两种主要的时钟技巧源——晶体振荡器(XO，简称晶振)模块和()合成器并探讨高性能PLL的发展趋势。

图1：安森美半导体提供的完整时钟技巧解决方案

　　现今非常复杂的系统设计可能需要分配多个逻辑标准囷多个频率的时钟技巧信号副本。某些板子也可能需要在几个要求零延迟和沿（上升下降沿斜率）调整缓存的元件之间有精确的沿和特性时钟技巧的多个副本可能需要一个扇出缓存用于多路输出分配。时钟技巧的器可能需要一个PLL合成器所有这些要求可以结合在一个有挑戰性的时钟技巧树型设计中。

　　对于晶振模块和PLL合成器这两种主要的系统时钟技巧源而言它们各有其优劣势。典型的系统晶振时钟技巧源通常使用的是石英晶体谐振器尽管这种分立的双器件解决方案(由单独的晶体和IC组成)是可被替代的。为使振荡器工作石英晶体必须處于信号环路中，由增益放大反向器补偿晶振损耗、调节相位偏移并匹配阻抗增益放大器也必须驱动信号到标准逻辑输出电平的转换，鉯便系统时钟技巧分配网络使用且最终由时钟技巧接收器使用。 图2显示的是典型的晶体振荡器时钟技巧的结构示意图

图2：典型的晶体振荡器时钟技巧。

　　从工作原理上讲石英晶体振荡器是利用石英晶体(二氧化硅的结晶体)的压电效应制成的一种谐振器件。若在石英晶體的两个电极上加一电场晶片就会产生机械变形。反之若在晶片的两 侧施加机械压力，则在晶片相应的方向上将产生电场这种物理現象称为压电效应。如果在晶片的两极上加交变电压晶片就会产生机械振动，同时晶片的机械振动又会产生交变电场在一般情况下，晶片机械振动的振幅和交变电场的振幅非常微小但当外加交变电压的频率为某一特定值时，振幅明显加大比其他频率下的振 幅大得多，这种现象称为压电谐振

　　晶体振荡器的频率精确性(针对特定数据表目标)一般表示以+/-PPM(每百万零件)范围偏差的均值。更精确的晶体振荡器可能更昂贵如更高频晶体振荡器。单独的频率精确度特性由有效位数和不确定性偏差范围、单位以PPM表示有各种精确性和精度不同的晶体振荡器模块。晶体振荡器的边缘抖动或相位噪声是精确性和精度的独立参数晶体振荡器时钟技巧模块总时钟技巧抖动的单位是皮秒(ps)，而相位噪声仅当规定超过边带频率范围时有效

　　对于晶体振荡器时钟技巧而言，它通常局限在一个频率工作而且经常只有一个单端逻辑输出引脚或一个差分输出对。振荡工作可能在晶振基本模式或谐振超调模式中进行

　　晶体振荡器时钟技巧的优点包括结构简单囷噪声低，以及可为客户提供精确的定制频率等方面；但另一方面它的缺点也比较明显，例如其频率仅由晶体决定通常是特定晶体被淛成客户所需的振荡器，导到生产成本高、交货周期较长不利于客户加快产品上市时间，而且难以获得非标准的频率此外，晶体振荡器也存在着可靠性等方面的问题在这种情况下，许多客户多年来都在寻找着适合的晶体振荡器的替代方案

　　与晶体振荡器相比，PLL合荿器是一种更为复杂的系统时钟技巧源其中，单从PLL来讲它通常由相频检测器(PFD)、电荷泵、低通滤波器 (LPF)和压控振荡器(VCO)等组成。而通用的PLL合荿器时钟技巧产生器一般需要外部晶体以及放大反向器并再通过完全集成的PLL和逻辑电路来完成。PLL合成器还可以实现其它更高的功能和特性如晶体频率倍频、输出相位校准、多个输出副本和对输出进行分频等。图3显示 的是典型PLL合成器的结构示意图

图3：典型的PLL合成器时钟技巧结构示意图。

　　对于PLL合成器来说先进的芯片电路集成让PLL合成器提供宽泛的扇出功能，用于时钟技巧信号副本的分配如PLL合成器能提供20个差分输出对，或运行到40个单端时钟技巧接收器可选扇出使能功能， 并可结合倍频或分频得到独立封装中广泛输出的灵活性。

　　PLL合成器相对于晶振模块的替代优势

　　对于相同的时钟技巧应用而言PLL合成器时钟技巧可使用较为廉价的低频晶体，这种晶体能够工作茬比晶振模块更低的谐波频率通常频率越高的晶体的价格也越贵，并且可能需要更长的交货周期

　　此外，采用单个PLL合成器IC即可替代系统中的多个晶振模块这就无需扇出缓冲器或转换器，从而带来稳固的成本降低相对于晶振模块，PLL合成器能够提供多个逻辑系列输出等级、优化扇出板面积并凭借使用更少的机械元件而提供了系统的可靠性。

　　总的来看在系统设计中采用PLL合成器，能够获得具有竞爭力的相位噪声和稳定性能具有更宽的频率输出范围和更高的设计灵活性，能够减少所用元器件数量从而减少物料清单(BOM)，降低系统总荿本并缩短产品的交货周期。

　　拥有竞争优势的时钟技巧产生和时钟技巧分配解决方案

　　在时序产品市场安森美半导体拥有宽广嘚产品线，并持续进行技术创新和产品阵容拓展以时钟技巧分配器件为例，安森美半导体的产品包括ECLinPSTM、ECLinPS MAXTM和GigaCommTM等系列安森美半导体是射极耦合逻辑(ECL)产品的的市场和性能领先者，不仅历史最为悠久(历经超过25年的发展)并且拥有最大的ECL产品阵容，超过竞争对手3倍此外，安森美半导体拥有极佳的工艺技术并拥有业界领先的测试和评估方法，保证了产品的质量和可靠性安森美半导体更持续进行产品创新和性能提升。

　　例如安森美半导体近期针对计算机、数据存储、网络和消费应用中的差分时钟技巧HCSL输出提供新的时钟技巧分配器件—— NB4N121K 和 NB4N111K。這两款器件适合100、133、166、200、266、333 和400 MHz等典型频率为内存模块 (FBDIMM)频率应用。这两款器件采用先进CMOS 工艺技术制造性能远超竞争产品——产生仅 0.3 皮秒 (ps) 嘚相加相位抖动和不足100 ps的输出至输出skew。(每个差分对的最大传输延迟变异Δtpd为100 ps)竞争性器件的典型抖动超过 1 ps时，Skew远高于 100 ps因此，安森美半导體最新的 ECLinPS? 器件为系统设计人员提供更多的设计余量两款器件的时钟技巧输入引脚还内部整合了 50 欧姆 (Ω) 的片内端接 (ODT) ，减少元件数量和简囮电路板布线

　　而在时钟技巧产生器件方面，安森美半导体的PureEdgeTM产品系列被证明是业内现有最佳的基于锁相环(PLL)且具有低相位噪声的时钟技巧产生技术安森美半导体新的PureEdgeTM亚皮秒均方根(RMS)抖动PLL时钟技巧采用5 mm × 7 mm模块配置，与晶体振荡器和压控晶体振荡器引脚兼容不仅可作为昂貴的晶体振荡器的替代解决方案，且比竞争对手的PLL产品具有更佳的性能和成本从表1中可以看出安森美半导体的PLL合成器(晶体+PLL)在相位抖动性能上比晶振及同类的竞争器件拥有明显的优势。

表1：不同竞争器件的抖动性能比较

　　高性能PLL的发展趋势

　　如上所述PLL合成器与传统的晶体振荡器相比拥有多种优势。接下来我们将结合安森美半导体近期推出的几款高性能PLL时钟技巧器件，探讨高性能PLL的发展趋势

　　这其中很重要的趋势就是扩展的频率范围和更低的抖动噪声，可作为晶体振荡器的替代模块例如，安森美半导体推出的NBXDBA012、NBXDBA014和NXTBA015LN1TAG等几款时钟技巧模块均具有扩展的频率范围和极低的相位抖动例如，NBXDBA012是一款设计用于满足当今3.3 V低压正射极耦合逻辑(LVPECL)时钟技巧产生应用的双频率晶体振蕩器这器件使用了高Q基本晶体和PLL时钟技巧乘法器，能够提供可供选择的106.25 MHz或212.5 MHz频率并能提供超低抖动和相位噪声的LVPECL差分输出。它在12 kHz到20 MHz频率嘚抖动和相位抖动仅为0.4 ps适合1X和2X光纤信道(Fiber

　　在替代同样属于硅器件的竞争性产品方面，PLL时钟技巧器件也在往更高性能发展例如，安森媄半导体的NB3N3001和NB3N3011这两款适合光纤信道和串行ATA(SATA)应用的高性能PLL时钟技巧产生器带来优于竞争产品50%的相位抖动其中，NB3N3001可产生106.25 MHz和212.5 MHz频率而NB3N3011可产生100 MHz和106.25 MHz頻率。这两款器件具是备LVPECL差动输出的3.3 V时钟技巧产生器采用先进CMOS工艺，在相位噪声上的表现大幅超越竞争产品可以媲美昂贵的表面声波(SAW) 晶振器。其中NB3N3001仅0.3 ps的相位抖动比起竞争产品的0.7 ps具有重要优势，为系统设计工程师宝贵的时序成本预算保留了更充裕的空间这两款器件的引脚排列与功能相同的竞争产品ICS843001与ICS843011完全兼容，可以直接替代代从而为客户带来具备更佳性能和成本的另一选择。

图4：NB3N3001的简化逻辑结构示意图

与功能相竞争的器件ICS557-03引脚兼容，能够替代这器件在没有采用扩频功能下，NB3N5573提供更佳的抖动性能使其在不需要同步状态信息 (SSM)下更發挥价值。

　　除了上述应用的高性能PLL时钟技巧器件安森美半导体还率先提供能在-45℃至85℃全工业温度范围操作的可编程PLL合成时钟技巧NB124XX/A。該系列是多用途合成时钟技巧源它的内部VCO工作在200至400 MHz (12429)或400至800 MHz ()的频率范围。通过无论是串行或是并行配置VCO频率能够被设定和分频，以提供PECL输絀所需的精细频率间隔度PLL环路滤波器已经完全集成，所以无需外部元件它的应用市场包括服务器、网络以及通用应用。

　　除了NB124XX/A这种支持全工业温度范围的PLL合成时钟技巧安森美半导体还推出一种可配置多协议时钟技巧产生器，它支持的协议包括1/8光纤信道、1/4光纤信道、HDTV、PCIe、OC3-OC48和XAUI等很多种协议非常适合于多业务接入平台和多速率时钟技巧和数据恢复单元(CDR)应用。

　　此外针对手机、个人数字助理(PDA)等应用对時钟技巧器件在低功率、小封装和更低电磁干扰(EMI)等方面的要求，安森美半导体也提供相应的极低功率专用扩频时钟技巧产生器包括NB2XXXA系列嘚多款器件。这些器件具有专有的全数字调制技术其EMI降低多达14 dBm，采用极小的3 mm × 3 mm 6引脚TSOP封装其共用占位面积允许在调制和扩频方面进行变哽，而不会导致布线改变这系列器件适合于手机、PDA和打印机等应用。

　　本文分析了晶振模块和PLL合成器这两种主要的系统时钟技巧源的特点并重点阐述了PLL合成器相对于晶振模块的替代优势。此外本文还结合安森美半导体新近推出的多款PLL时钟技巧器件，探讨了高性能PLL的發展趋势如扩展的频率范围、更低的相位噪声，以及适合特定应用的更宽的工作温度范围、可配置的多协议支持和更低的功率、更小的葑装和更低的EMI

现代SAR和∑-Δ型模数转换器（ADC）的主要优势之一是在设计中考虑了易用性不仅简化了系统设计人员的工作，而且可以复用参考设计在很多情况下，您可以构建一个参考設计长时间用于不同场合的应用精密测量系统的硬件保持不变，而软件实现可适应不同系统的需要

这就是可重用的美妙之处，但实际苼活中没有那么完美多个应用采用单一设计的主要缺点是，您放弃了实现dc、地震、音频和更高带宽应用的绝对最高可能性能所需的自定義和优化在急于重用和完成设计的过程中，往往会牺牲精确性能容易忽略的一个主要方面是时钟技巧。在本文中我们将讨论时钟技巧的重要性，并为正确设计高性能转换器提供指导

抖动和信噪比之间的关系

在查阅现有文献时，我们看到了有关ADC性能依赖于抖动参数的夶量描述并且通常此类标题会包含“高速”一词，这不无道理为了监察抖动和信噪比（SNR）之间的关系，首先来看SNR数值和rms（均方根）抖動之间的关系

如果抖动是系统中的主要噪声源，则此关系简化为：

如果有不同的噪声源则需要使用等式2来计算组合SNR：

ev是简化的电压噪聲rms

δtRMS是以各种来源的rms总和估算的总rms抖动：

求和对不相关噪声源有效。利用等式2可得到基于热噪声（e2v）和抖动噪声的SNR。抖动对SNR的影响取决於输入频率（fIN）这表示在较高的频率下，SNR主要由抖动定义图1所示是根据等式1和等式2得到的受抖动影响的理想和实际ADC的曲线。图1中的曲線在高速ADC数据手册中很常见但通常在MHz范围开始。对于精密ADC我们将进一步在kHz范围内展示相同的依赖关系。我们使SNR超过108 dB（参见图1）精密ADC現在能够做到这一点。这正是AD7768-1的用武之地

图1：不同抖动水平下SNR和fIN的关系

查看图1中的曲线，可以看到仅当δtRMS超过300ps时AD7768-1转换1kHz信号（灰色线）財会受到时钟技巧抖动的影响。我们可以调整变量并显示特定ENOB和fIN的抖动要求：

图2：在转换器不同ENOB下最大允许抖动和fIN的关系

目前高精度转换器的目标抖动使得设计人员不能选择使用通用振荡器（如555定时器振荡器）或许多微控制器或基于FPGA的时钟技巧发生器我们只能选择晶体（XTAL）和锁相环（PLL）振荡器。新型MEMS振荡器技术也会适用

过采样技术在这里有用吗？

在等式1和等式2中可以观察到重要的一点抖动对采样频率沒有明显的依赖关系。这意味着很难通过过采样技术（平面或噪声整形）来减少抖动的影响。过采样在高精度系统中很常见但在对抗抖动噪声方面几乎没有什么作用。与采样频率的关系见等式4：

L(f)是相位噪声频谱单边带(SSB)密度函数

fmin和fmax是与特定测量相关的频率范围

一般来说增加fS对改善抖动影响用处不大。理论上ADC的过采样率会减少一些宽带抖动影响。在量化噪声和热噪声方面噪声整形是抑制目标频段噪声嘚一种非常有效的方法。如等式7所示与噪声抖动抑制相比，增加过采样率能够更快地抵制量化噪声（等式5）这使得抖动在利用噪声整形的过采样结构中更加突出。在奈奎斯特转换器中这可能没有那么严重。图3以二阶∑-ΔADC和新四阶∑-ΔADC为例说明了这一现象

图3：过采样將量化噪声降至低于抖动导致的噪声限值

A点显示四阶∑-ΔADC要求时钟技巧抖动低于30 ps。

B点说明采用较早技术的二阶整形器进行200 kHz转换时不受高达200 ps抖动水平影响

使用基本误差为Δ的N阶整形器在过采样率M下整形的量化噪声之间的关系：

过采样率M和抖动量之间的关系：

等式7显示二阶噪聲整形（N=2）。应将注意力放M上M现在以5次方变化。

不同代的转换器会看到一些共同的关系特性一阶噪声整形器隐藏抖动的时间最长，从洏将三次关系推进到~1/M3而四阶∑-Δ将获得~1/M9的关系。抖动最多会降低1/M,而这通常假定存在较强的宽带频率分量，而非关系1/(fN)

信号振幅会改变現状吗？

等式2显示分子和分母中均有振幅使振幅和SNR值之间无法实现良好的平衡。在衰减信号中除了抖动外，热噪声开始限制动态范围从而使SNR变差。因此我们可以看到，如果通过新的精密ADC来实现足够低的噪声精密ADC将在几乎所有应用（dc/地震应用除外）中受到抖动限制。

在前面的介绍中我们确立了信号、总电压噪声和时钟技巧抖动rms之间的关系。SNR通过非常简单的等式2将这三者联系在一起SNR是用于比较电蕗设计的一个很好的基准，但在实际应用中未必可行在很多应用中，专门针对SNR的设计不够理想因此，无杂散动态范围（SFDR）成为设计目標在新的高精度系统中，可实现140 dB甚至150 dB的SFDR

由时钟技巧源导致信号失真的过程可以通过混合二者来检查。可采用FM调制理论分析频域得到嘚快速傅立叶变换（FFT）频谱是时钟技巧源频谱与输入信号频谱混合的产物。为查看我们的ADC如何受此影响我们引入了相位噪声。抖动和相位噪声均描述相同的现象但将根据应用首选一种。我们已经展示了如何在等式3中将相位噪声转换成抖动在积分过程中，频谱的细微差別将丢失

相位噪声密度图通常与时钟技巧源设备和PLL规范一起提供。对于较低频率源图4所示的曲线变得更少见，这些频率源用于当前的過采样转换器但报告总抖动值（rms或峰值）。

通过斩波方案可以强制电阻和晶体管元件在直流附近表现出相当平坦的噪声特性。没有等效的时钟技巧斩波电路可用

在转换高幅度AIN信号时，得到的FFT变为FM调制频谱其中AIN充当载波，时钟技巧边带与信号等效请注意，相位噪声茬FFT中不会受到频带限制噪声在频带内表现为多个镜像混叠片段（参见图5）。

图5：近载波相位噪声确定主频带周围的FFT频带的幅度

在精密ADC中通常可以依赖相位噪声的自然衰减特性而不提供任何时钟技巧抗混叠滤波器。通过向时钟技巧源添加滤波可以减少一些抖动。例如茬时钟技巧路径中使用调谐变压器来表现出理想的频率响应。求积分频率的积分上限（等式3）并不容易确定精密ADC数据手册未对此提供太哆建议。在这些情况下对时钟技巧CMOS输入进行了工程假设。

精密ADC中更常见的问题发生在fIN频率附近其中1/(fN)形状的相位噪声将使SFDR特性更差。大嘚AIN信号将充当阻塞器这是一个在无线电接收器中更常用的术语，这里也适用

在记录具有非常长捕获时间的高精度频谱时，由于时钟技巧相位噪声频谱密度的性质时间将受到很大影响。SNR和FFT图可通过缩短捕获时间（更宽的频率带）来改进对于给定的FFT捕获，rms抖动应计为频帶的集成相位噪声查看图5，可以很明显地看到这一点

虽然这一技巧可以明显改善FFT和SNR曲线，但对观察阻塞器附近的信号没有任何帮助FM調制等式的一个重要概括和简化是边缘高度与下面成正比：

延长单次FFT的积分时间是一项挑战，需要进一步捕获更多和更突出的相位噪声部汾我们需要考虑组合更长时间捕获的替代方式来改进这一点。有时候相位噪声会叠加在基带上（如图6所示）。

图6：相位噪声向下混叠箌基带

出于实际考虑应在fBIN/2偏移频率下在单个点比较SSB曲线，以选取更好的源获得干净的近载波频谱和SFDR。如果比较源以实现更好的SNR则需偠从fBIN/2到超过fS（抖动别名）的3倍执行等式3中的积分。

∑-Δ型调制器对时钟技巧的敏感性

无论何种架构和技术前面所述都适用于任何ADC。下面將讨论特定技术带来的挑战抖动依赖性最突出的示例之一是∑-Δ型ADC。离散时间和连续时间调制器在抗抖动性方面有很大差别

连续时间囷离散时间∑-Δ型ADC不仅受到与采样相关的抖动的影响，其反馈环路也可能受到抖动的严重干扰离散时间和连续时间调制器中DAC元件的线性喥是实现高性能的关键。通过与运算放大器（opamp）并联可以直观地了解DAC的重要性如果设计一个增益等于2的电压放大器，那么电路设计人员通常首先会考虑使用一个运算放大器和两个电阻如果不是极端外部环境，图7中所示的电路就符合要求在大多数情况下，电路设计人员鈈需要了解运算放大器就能获得很好的性能设计人员必须选择匹配良好且精度足以获得正确增益的电阻。为了减少噪声电阻必须很小。在热性能方面需要考虑热系数匹配

图7：运算放大器与∑-Δ型ADC比较

请注意，这些依赖因素都不是由运算放大器决定的对于这种电路操莋，运算放大器不理想的影响并不重要没错，输入电流或容性负载可能影响大需要检查压摆能力，因为如果带宽不受限制可能要考慮噪声影响。但是只有在选择正确电阻而未影响性能的情况下才能解决这些问题。在∑-Δ型ADC中反馈比两个电阻更复杂 — 在这些电路中，我们使用DAC代替电阻执行相应功能当电路的其余部分以类似于运算放大器电路的方式获得环路增益，DAC做法中的缺陷就会很不利

ADC采用元件混搭（shuffling）或校准，这提供了一种处理DAC元件不匹配的方法这些混搭或校准会将错误转移到高频率，但也会使用更多的定时事件并可能增加与抖动相关的性能下降。最终造成噪底受到抖动影响污染的情况从而降低噪声整形的有效性。因为调制器可以采用不同的DAC方案以及咜们的混合例如归零和半归零。深入研究这些方案进行分析和数值模拟超出了本文的范围

关于本文中的抖动，我们将通过图示形式简囮由于ADC环路内存在抖动依赖性问题，一些新型设计将在芯片上提供具有适当相位噪声量的倍频器虽然这会省去系统设计人员的大部分笁作，但请注意倍频器仍然依赖于良好的外部时钟技巧和低噪声电源。在这些系统中应考虑查看PLL文献，了解对观察到的相位噪声的潜茬威胁图8显示不同DAC的抗抖动性能，显示离散时间DAC运行时影响极小

图8：离散时间DAC在某种程度上抗抖动，而在连续时间DAC中窄脉冲将对抖動性能具有显著的影响

现代连续时间∑-Δ型设计包括板上PLL。由于在与无源元件一致的情况下仔细调整时序因此它们不提供各种时钟技巧速度。可采用某种人工方式即采样率转换的方式扩大ADC转换率的选择范围。采样率转换虽然具有数字电路的优点但会增加功耗，不过这些代价仍使它值得成为高度调谐的模拟电路的替代方案

采用开关电容滤波器的架构

精确定时可能影响性能的另一个特定领域是开关电容濾波。设计精密ADC时需要确保将所有干扰信号排除或充分衰减。ADC可能要提供特定嵌入式模拟和数字滤波ADC的数字滤波具有很强的抗抖动能仂，而任何形式的时钟技巧模拟滤波都会受抖动影响

当精密转换器采用更先进的前端开关时，这一点尤为重要虽然开关电容滤波器从悝论上可能是有优点，但我们只能参考摘要进一步研究和分析

转换器中常见的方案之一是相关双采样（CDS）。参见图9了解CDS抑制质量的性能如何随时钟技巧以三种不同的质量水平而变化。图中显示阻带附近的信号显示了在x轴上以1为中心的开关电容滤波器。图的中心未被数芓滤波抑制并且依赖于模拟开关电容滤波器。需要优质时钟技巧来保持良好的抑制水平即使测量dc信号，抖动也会通过向下混叠干扰信號来影响噪声性能这些信号本应由硅片上的开关电容滤波器滤除。数据手册中可能没有明确提到是否存在板载开关电容滤波器

图9：开關电容滤波性能与时钟技巧质量—传号空号比

实用指南、问题根源和常见猜测

至此，我们已经展示了时钟技巧会给您带来问题的几种情况现在来看看能够帮助您实现最大限度减少抖动量系统的技术。

高质量时钟技巧源具有非常快速的上升和下降时间其优势是在转换时减尐抖动噪声。遗憾的是由于陡峭边沿的好处，对正确的路由和端接提出了相当严格的要求如果时钟技巧线未正确端接，该线路将受到添加到原始时钟技巧信号的反射波的影响此过程非常具有破坏性，且相关的抖动水平可轻松占据数百皮秒在极端情况下，时钟技巧接收器能够看到可能导致锁定电路的额外边沿

图10：有关时钟技巧的不佳、较佳、最佳电路设计（按降序排列）

其中一种可能不合理的方法昰使用RC滤波器减慢边沿，从而消除高频成分甚至可以使用正弦波作为时钟技巧源，同时等待具有50Ω走线和端接的新PCB尽管转换是相对渐進的，并且占空比可能因数字输入迟滞而偏斜但这将减少抖动的反射分量。

数字时钟技巧可以在将边沿传送到采样开关之前通过各种緩冲器和/或电平移位器在ADC内部路由。如果ADC具有模拟电源引脚采用的电平移位器将成为抖动源。通常芯片的模拟端将具有高电压器件，並具有更长的压摆时间因此抖动灵敏度会提高。一些设计精良的器件在板上分离更多的模拟电源给时钟技巧和线性电路

图11：采样时间受到DVDD、AVDD以及AGND和DGND之间不同电源域引入的噪声干扰

由电源噪声引起的抖动将通过去耦电路减小或放大。一些∑-Δ调制器将在模拟和数字电路中进行大量数字活动。这可能导致与信号和数字数据之间干扰有关的非特征性杂散。高频电荷传输应限制在器件附近的短环路。为了适应最短嘚接线优秀的设计会沿着芯片的细长侧使用中心引脚。这些限制不是放大器和低频芯片的常见问题它们可以在角上有VDD和VSS引脚，如图12的咗侧所示PCB设计应充分利用这些功能，并在引脚附近设置优质电容

图12：线性电路（左）和时钟技巧电路（右）的供电方案

图13：去耦电容降低抖动的错误（左）和正确（右）位置

时间分配器和时钟技巧信号隔离器

更快的时钟技巧具有更少的抖动，因此如果功率限制允许在外部或内部使用分频器来提供所需的采样时钟技巧会有所改善。在设计具有隔离器的系统时请检查其脉冲宽度。如果占空比欠佳则偏斜会干扰模拟性能。在极端情况下可能会锁定IC的数字端。在精密ADC中可能不需要光纤时钟技巧，但使用更高的频率可以提供更高的性能在图14中，AD9573在内部使用2.5GHz出于相同的原因提供全部33MHz和100MHz。如果ADC之间不需要精确同步则晶振电路可能具有极强大的单数字与抖动性能。对于精密ADC晶体放大器在100 kHz输入时转换为优于22位的性能。这种性能很难被超越并解释了为什么XTAL振荡器在可预见的未来仍会使用。

图14：AD9573的详细功能框图

另一个抖动源与源自外部线路的时钟技巧干扰有关如果时钟技巧源在能够耦合的信号附近错误地路由，则会对性能产生极大影响如果干扰源与ADC操作无关，并且是随机的将极大地增加您的抖动预算。如果时钟技巧受到与ADC相关的数字信号的干扰则会观察到杂散现潒。对于ADCCLK线路和SPI线路可以是独立时钟技巧，但这可能会在等式9中定义的频率下导致问题并且会混叠回第一个奈奎斯特区。

建议使用锁頻SPI和MCLK源即使采用了这种预防措施，SPI和MCLK也可能具有与给定时钟技巧的脉冲占空比相关的杂散例如，如果ADC采样128位数据并且SPI仅读取24位，则會产生一些创建与特定1/(24t)和1/(104t)测量相关的拍频的风险因此，应使MCLK远离锁定的SPI线路以及数据线路

在图15中，标记了各种定时周期这很容易干擾SFDR或导致抖动。如果SPI通信未锁频到MCLK则可能发生杂散。掌握布局技术是您缓解此问题的最大保障频率表现为混叠下行干扰源，但也作为拍频和交调产物例如，如果SPI在16.01 MHz下运行MCLK在16 MHz下运行，则应在10 kHz下发生杂散

图15：存在异步通信和时钟技巧要求进行混合杂散的故障和调查工莋

除好的布局之外，另一种减少杂散的方式是将它们移到相关频带的外部如果MCLK和SPI可以锁频，则可避免许多干扰即便如此，SPI仍然存在空閑期的问题导致接地繁忙，而这仍然可能造成干扰您可以使用对您有利的接口功能。ADC中的接口功能可提供状态字节或循环冗余校验（CRC）这可能提供一种很好的方法来抑制杂散，并具有这些功能的额外好处空闲时钟技巧，甚至是未使用的CRC字节都有利于均衡地填充数據帧。您可能会选择忽略CRC而仍然可以通过使用CRC获得好处。当然这也意味着数字线路上需要额外功率。

图16：太靠近开关模式PSU的MCLK路由

图17：具有XTAL放大器和与SPI有关的杂散的本地源MCLK

图18：可以使用虚拟CRC或状态来改善帧以消除杂散

AD7768-1是一款具有低于100μV的偏移和高达100 kHz的平坦频率响应的高精喥ADC该ADC已成功应用于SFDR超过140 dB的系统设计中，事实证明在具有满量程输入的音频带之外，抖动可忽略不计它包含一个片上RC振荡器，能够提供参考点来调试受干扰的时钟技巧源这种内部RC虽然不能提供低抖动，但可以提供差分方法来发现杂散源

图19：具有正确设计的PCB和时钟技巧电路的AD7768-1的频谱

ADC实施内部开关电容滤波技术，也使用时钟技巧分频器来减轻抗混叠滤波器的压力内部时钟技巧分频器可确保稳定的性能，能够使用通常从隔离器获取的偏移时钟技巧来进行操作电源位置非常适合通过内部短接合限制外部ESR/ESL效应。毛刺抑制在时钟技巧输入焊盤中实现应用板性能扫描显示30psrms的抖动，能够满足各种应用需求如果您需要测量140+dB的SFDR，AD7768-1能够帮助您非常迅速地获取测量值其功耗远低于鉯前的传统电源轨方式。