有个数电问题想请教一下 数电是数字电子技术还是数字电路路中的芯片供电电压为5V对电流有限制吗?可不可以直接用手机充电器

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噪声容限表示门电路的抗干扰能仂电路的噪声容限愈大,其抗干扰能力愈强对吗?


一个4位倒t型电阻网络d/a转换器中电阻网络的电阻取值有________种。


为了保证取样所得到的信号uo(t)能够保留原输入信号ui(t)所包含的全部信息即能够从信号uo(t)中将原先被取样信号恢复出来,取样频率 fs 和输入模拟信号的最高频率fimax之间的关系是


在下图所示的led点阵列字符动态显示电路中,若人的视觉暂留时间为0.05s在满足led阵列图像稳定不闪烁的情况下,cp脉冲的最低工作频率为 【图片】


以下哪种rom的擦除过程就是数据写入过程?


gal器件具有输出逻辑宏单元使用户能够按需要对输出进行组态。


指出下图所示电路中能正常工作的有 。


cmos电路的动态功耗正比于转换频率和电源电压的平方当工作频率增加时,cmos门的动态功耗会线性增加当电源电压增加時,电路的功耗也会增加


利用rom实现四位二进制码到四位格雷码的转换,则该rom的数据线有4根地址线有 根。


一个n 位d/a转换器的分辨率可以表礻为


74lvc系列cmos与非门在+3.3v电源工作时,输入端在以下哪些接法下属于逻辑0(74lvc系列输出和输入低电平的标准电压值为【图片】)


如下图所示的ram芯片组成的存储器,存储器的总容量是 【图片】


下图各个cmos电路中,v il、v ih分别为输入低、高电平指出输出高电平的电路有 。


门的输入端个數称为门的扇入数门电路正常工作情况下,带同类门电路的最大数量称为门的扇出数对吗?


用pla实现组合逻辑时应将函数 ;而用rom实现组匼逻辑时不对函数作任何化简


电路如下图所示,输出l与输入a、b和c的逻辑表达式为 【图片】


利用rom实现两个4位二进制数相乘的功能,则该rom嘚数据线有 根


cmos电路如图(a)和(b)所示,输出高电平【图片】低电平【图片】则图(a)和(b)的输出为 【图片】


将一个时间上连续变化的模拟量转换为時间上断续(离散)的模拟量的过程称为 。


功耗是门电路重要参数之一功耗有静态和动态之分。所谓静态功耗是指电路输出没有状态转換时的功耗而电路在输出发生状态转换时的功耗称为动态功耗。对吗


某逻辑门输入端a、b和输出端l的波形如图所示,则l与a、b之间的逻辑關系是 【图片】


基本的bicmos反相器电路的输出采用了两个双极型bjt管构成 。


fpga是一种可编程的大规模集成电路


同步ram与异步ram的主要差别在于前者嘚读写操作是在时钟脉冲节拍控制下完成的,同步ram的读写速度低于异步ram


pla和触发器组成的时序电路如下图所示,以下 不是jk触发器的激励方程 【图片】


施密特触发器的正向阈值电压一定大于负向阈值电压。对吗


已知74ls04的参数为:【图片】74als04的参数为: 【图片】则用一个74ls04反相器 驅动两个74als04反相器和4个74ls04反相器吗?


集成单稳态触发器74ls121电路结构如下图该触发器的输入端中 个为正脉冲触发信号。【图片】


用rom实现两个3位二進制数相乘的乘法器时所需的容量为 。


cmos门电路如图所示则输出端f对a、b的正逻辑表达式为 。 【图片】


或非门构成的单稳态触发器电路如丅该单稳态触发器是可重复触发单稳态触发器 。【图片】


pal具有固定连接的 阵列和可编程的 阵列


cmos反相器的负载电容【图片】,功耗电容【图片】电源电压【图片】,输入矩形波的频率为1 mhz则反相器的动态功耗为 。


cmos电路的动态功耗主要由两部分组成一部分是电路输出状態转换瞬间mos管的导通功耗。另一部分是因为cmos管的负载通常是电容性的当输出由高电平到低电平,或者由低电平到高电平转换时会对电嫆进行充、放电,这个过程将增加电路的损耗对吗?


或非门构成的单稳态触发器电路如下该单稳态触发器的触发信号是 。【图片】


gal的與阵列或阵列。


或非门构成的单稳态触发器电路如下该单稳态触发器的暂稳态维持时间为 。【图片】


gal器件是用电可擦除工艺制造的具有cmos的低功耗特性。


同步sram的丛发读写操作模式指的是根据外部给定的读写存储单元的首地址,在作用下ssram可以连续读写接下来的若干个哋址单元。


按照制造门电路晶体管的不同集成门电路分为mos型、双极型和混合型。对吗


cmos门电路的特点:静态功耗 ;而动态功耗随着工作頻率的提高而 ;输入电阻 ;抗干扰能力比ttl 。


芯片74lvc161和prom组成图示电路该电路是一个能产生 位的π函数发生器。 【图片】


或非门构成的单稳态觸发器电路如下,该单稳态触发器的稳态是 【图片】


计算cmos逻辑门的扇出数时,只使用静态的输入电流和输出电流计算


一个16k×4的存储系統的起始地址为全0,其最高地址的十六进制地址码为3fff h


图(a)所示cmos电路,其逻辑功能可用以下 中的逻辑符号表示 【图片】


一个存储矩阵有64行、64列,则存储阵列的存储容量为 个存储单元


相比ttl器件,以下是一些关于cmos逻辑门的说法不正确的是 。


集成逻辑门电路在使用时一般不讓多余的输入端悬空,以防引入干扰信号对多余输入端的处理以不改变电路工作状态及稳定可靠为原则。对吗


在下图所示的led点阵列字苻动态显示电路中,若将led阵列改为16行×128列则需要ram的位数为 。 【图片】


所有a/d转换器中的量化方法都是一样的对吗?


传输延迟时间是表征門电路开关速度的参数它说明门电路在输入脉冲波形的作用下,其输出波形相对于输入波形延迟了多长时间其数值与电源电压vdd及负载電容的大小有关。


在一个系统中对于引脚封装相同的集成电路74ls00与74hc00可以互换使用。对吗


现在的可编程逻辑器件都是基于【图片】技术制慥的。


cpld器件主要由可编程的逻辑块、输入/输出块和可编程的内部互连线资源三部分组成


由施密特触发器构成的多谐振荡器,其振荡周期與 因素相关


用rom可以实现各种组合逻辑函数在设计实现时,只需列出真值表逻辑函数的输入作为存储内容,输出作为地址将内容按地址写入rom即可。


74ls121是可重复触发单稳态触发器对吗?


由od异或门和od与非门构成的电路如图所示则输出与输入的逻辑关系式为。 【图片】


已知┅施密特触发器电路结构如下该施密特触发器的正向阈值电压计算式为 。【图片】


在pld器件的结构图中在阵列的横线与竖线的交叉点上畫“?”,表示横线与竖线是 。


倒t形电阻网络d/a转换器的转换精度优于权电流型d/a转换器。对吗


下列哪些cmos门可以将输出端并接使用?


mos数字集荿电路的发展经历了由pmos、nmos到cmos的过程其中pmos电路问世最早。pmos管是以空为导电载流子而nmos管以电子为导电载流子,由于空的迁移率比电子低洇此,nmos电路的工作速比pmos电路快而且pmos使用负电源,与ttl电路不匹配所以pmos集成电路被nmos电路取代。后来发展的cmos电路有静态功耗低、抗干扰能力強等诸多优点而成为主流器件对吗?


d/a转换过程中的非线性误差是可以消除的对吗?


下图所示电路实现的逻辑功能为 【图片】


半导体存储器是数字系统的重要组成部分,它可分为rom和ram两大类属于mos工艺制成的超大规模集成电路。


由od异或门和od与非门构成的电路如图所示已知输出低电平【图片】时的最大输出电流【图片】,输出高电平【图片】时的漏电流【图片】,则上拉电阻的最小值【图片】为 【图片】


某单稳态触发器延时电路如下图所示,该电路输出信号【图片】【图片】的上升沿相对于【图片】【图片】的上升沿的延时时间约为 【圖片】


利用施密特触发器对信号进行整形时,将保持源信号的周期不变对吗?


集成单稳态触发器74ls121电路结构如下图该触发器的输出【图爿】端稳态为 。【图片】


cpld和fpga实现逻辑函数的原理是相同的


prom和pal一样,都是与阵列可编程或阵列固定。


下面几种a/d转换器中工作速度最高嘚是。


d/a转换器的转换速度通常可以用建立时间和转换速率这两个参数来描述对吗?


mos型集成逻辑门有cmos、nmos、pmos双极型集成逻辑门主要有ttl和ecl,混合型集成逻辑门有bicmos对吗?


cpld与fpga所采用的编程技术不同cpld是基于sram的编程技术,而fpga则是基于【图片】或快闪存储器的编程技术


d/a转换器的分辨率既可以用输入数字量的位数n来表示,也有可以用最小输出电压与最大输出电压的比值来表示对吗?


利用rom实现两个4位二进制数相乘的功能则该rom的地址线有 根。


一多谐振荡器电路如下其振荡周期约为 。【图片】


类nmos或非门的工作管是串联的当输入全为高电平时,各管嘚导通电阻串联使低电平输出电压升高,以致破坏正常逻辑功能;而类nmos与非门的工作管是并联的增加nmos管的数目不会影响低电平输出电壓的稳定,因而类nmos电路多以与非门作为基本门电路对吗?


一个4位权电阻网络d/a转换器最低位对应的电阻值为40千欧,则最高位对应的阻值為 千欧


一单稳态触发器消除噪声电路如下图,要求该单稳态触发器的暂稳态时间 【图片】


prom实现的组合逻辑函数如下图所示,则当xyz等于000、001、011和101时【图片】;当xyz等于011、110、111和 时,【图片】 【图片】


在a/d转换过程中,必然会出现量化误差对吗?


若某cpld中的逻辑块有36个输入(不含全局时钟、全局使能控制等)16个宏单元。理论上该逻辑块可以实现个逻辑函数,每个逻辑函数最多可有个变量


rom由存储阵列、地址囷 组成。


dram中存储的数据如果不进行周期性的刷新其数据将会丢失;而sram中存储的数据无需刷新,只要电源不断电就可以永久保存

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