哪位好心人买的帮我解释下VHDL程序?急急急

同情 我不会 帮不了你了

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就是一个周期性的使能信号对一高频信号进行计数记满一个周期后清零重新计数,计数结果通过锁存器锁存... 就是一个周期性的使能信号对一高频信号进行计数记满一個周期后清零重新计数,计数结果通过锁存器锁存
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那个是计满就重新计我这个是要在一个周期里计数,既要保存计数結果又想清零之后重新计数,这个时序问题不晓得怎么解决!

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输出的并串转换,你的程序是16位化为16个串行的时钟输出out<=shiftreg(15);

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