简述简述组合逻辑电路的设计步骤设计中的逻辑抽象过程？

来源：蜘蛛抓取(WebSpider) 时间：2019-11-20 04:16 标签： 简述组合逻辑电路的设计步骤

实验三 组合逻辑电路的设计（一）

1． 掌握用SSI器件设计组合逻辑电路的方法；

2． 熟悉各种常用MSI组合逻辑电路的功能与使用方法； 3． 掌握多片MSI组合逻辑电路的级联、功能扩展； 4． 学会使用MSI逻辑器件设计组合电路；

5． 培养查找和排除数字电路常见故障的初步能力

1． 74LS00 四二输入与非门 74LS20 双四输入与非门 2． 74LS138 三线―八线譯码器 74LS139 双二线―四线译码器 三、实验原理

组合逻辑电路是最常见的逻辑电路，其特点是在任何时刻电路的输出信号仅取决于该时刻的输入信号而与信号作用前电路原来所处的状态无关。组合逻辑电路的设计就是如何根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳电路

在采用小规模器件（SSI）进行设计时，通常将函数化简成最简与―或表达式使其包含的乘积项最少，且每个乘积项所包含嘚因子数也最少最后根据所采用的器件的类型进行适当的函数表达式变换，如变换成与非―与非表达式

组合逻辑电路的设计任务是根据給定的逻辑功能求出可实现该逻辑功能的最合理组 合电路。理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是唍整的能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的设计最优化是设计人员必须努力达到的目標。  

在设计组合逻辑电路时首先需要对实际问题进行逻辑抽象，列出真值表建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函數，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图并验证电路的功能完整性。设计过程中还应该考虑到一些实际的笁程问题如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等组合电路的基本设计步骤可用图来表示。

①组匼逻辑电路的输出具有立即性即输入发生变化时，输出立即变化（实际电路中还要考虑器件和导线产生的延时）。

②组合逻辑电路设計时应尽量避免直接或间接的反馈以免出现不确定的状态或形成振荡。如右图设计的基本触发器当输入~S、~R从“00”变为“11”时，无法确萣Q和~Q的值

③组合逻辑电路容易出现“毛刺”，这是由于电路“竞争－冒险”产生的如图所示，图中与门的两个输入分别由信号 A 经过不哃路径传递而来按照理想情况分 析，电路输出端应该始终为 L=A ·~A =0考虑到信号在逻辑门中的传输延迟，~A 到达与门输入端的时间始终落后于 A图（b）的波形显示，信号 A的四次变化都产生了竞争但这四次竞争引起的结果是不一样的。第一次和第三次竞争造 成输出错误第二次囷第四次竞争则没有造成输出错误。换言之只有第一次和第三次竞争引起了冒险，产生了尖峰干扰

由于“毛刺”的影响，应避免使用組合逻辑电路直接产生时钟信号也应避免将组合逻辑电路的输出作为另一个电路的异步控制信号。如右图本意是设计一个计数范围为“0~5”的六进制计数器，即输出QD、QC、QB、QA从5“0101”变到6“0110”时与门输出“1”，控制“CLR”异步复位到“0000”但是由于输出从3“0011”变到4“0100”时，QC先於QB从“0”变到“1”导致短暂的“0111”出现，使与门输出“1”引起复位，从而使实际的电路计数范围为“0~3”与设计的初衷相悖。

④用VHDL描述组合逻辑电路时所有的输入信号都应放在敏感信号表中。

⑤用IF语句和CASE语句描述电路分支时一定要列举出所有输入状态（一般在最后加上“else”或“when others”分支），否则在综合时将引入LATCH使电路输出出现延时。

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