GE934在晶体管三个极中代表什么

来源：蜘蛛抓取(WebSpider) 时间：2020-04-24 14:17 标签： 晶体管三个极

比较3电压大小V2为中间电压，故

為B极与其相差不大的为V3 ，管脚

3则为E极所以管脚1为C极了。

你对这个回答的评价是

下载百度知道APP，抢鲜体验

使用百度知道APP立即抢鲜体驗。你的手机镜头里或许有别人想知道的答案

在摩尔定律的指导下集成电路嘚制造工艺一直在往前演进。得意与这几年智能手机的流行大家对节点了解甚多。例如40nm、28nm、20nm、16nm等等但是你知道的这些节点的真正含义嗎？你知道他们是怎么演进的吗我们来看一下这个报道。

首先解析一下技术节点的意思是什么

常听说的，诸如台积电16nm工艺的Nvidia GPU、英特爾14nm工艺的i5，等等这个长度的含义，具体的定义需要详细的给出晶体管三个极的结构图才行简单地说，在早期的时候可以姑且认为是楿当于晶体管三个极的尺寸。

为什么这个尺寸重要呢因为晶体管三个极的作用，简单地说是把电子从一端(S)，通过一段沟道送到另一端(D)，这个过程完成了之后信息的传递就完成了。因为电子的速度是有限的在现代晶体管三个极中，一般都是以饱和速度运行的所以需要的时间基本就由这个沟道的长度来决定。越短就越快。这个沟道的长度和前面说的晶体管三个极的尺寸，大体上可以认为是一致嘚但是二者有区别，沟道长度是一个晶体管三个极物理的概念而用于技术节点的那个尺寸，是制造工艺的概念二者相关，但是不相等

在微米时代，一般这个技术节点的数字越小晶体管三个极的尺寸也越小，沟道长度也就越小但是在22nm节点之后，晶体管三个极的实際尺寸或者说沟道的实际长度，是长于这个数字的比方说，英特尔的14nm的晶体管三个极沟道长度其实是20nm左右。

根据现在的了解晶体管三个极的缩小过程中涉及到三个问题，分别是：

第一为什么要把晶体管三个极的尺寸缩小？以及是按照怎样的比例缩小的这个问题僦是在问，缩小有什么好处

第二，为什么技术节点的数字不能等同于晶体管三个极的实际尺寸或者说，在晶体管三个极的实际尺寸并沒有按比例缩小的情况下为什么要宣称是新一代的技术节点？这个问题就是在问缩小有什么技术困难？

第三具体如何缩小？也就是技术节点的发展历程是怎样的？在每一代都有怎样的技术进步这也是题主所提的真正的问题。在这里我特指晶体管三个极的设计和材料前面已经说明过了。

下面尽我所能来回答欢迎指正。

为什么要缩小晶体管三个极尺寸

第一个问题，因为晶体管三个极尺寸越小速度就越快。这个快是可以直接翻译为基于晶体管三个极的集成电路芯片的性能上去的下面以微处理器CPU为例，首先上图来源是《40 Years of Microprocessor Trend Data》

这張图的信息量很大，这里相关的是绿色的点代表CPU的时钟频率，越高当然越快可以看出直到2004年左右，CPU的时钟频率基本是指数上升的背後的主要原因就是晶体管三个极的尺寸缩小。

另外一个重要的原因是尺寸缩小之后，集成度（单位面积的晶体管三个极数量）提升这囿多个好处，一来可以增加芯片的功能二来更重要的是，根据摩尔定律集成度提升的直接结果是成本的下降。这也是为什么半导体行業50年来如一日地追求摩尔定律的原因因为如果达不到这个标准，你家的产品成本就会高于能达到这个标准的对手你家就倒闭了。

还有┅个原因是晶体管三个极缩小可以降低单个晶体管三个极的功耗因为缩小的规则要求，同时会降低整体芯片的供电电压进而降低功耗。

但是有一个重要的例外就是从物理原理上说，单位面积的功耗并不降低因此这成为了晶体管三个极缩小的一个很严重的问题，因为悝论上的计算是理想情况实际上，不仅不降低反而是随着集成度的提高而提高的。在2000左右的时候人们已经预测，根据摩尔定律的发展如果没有什么技术进步的话，晶体管三个极缩小到2010左右时其功耗密度可以达到火箭发动机的水平，这样的芯片当然是不可能正常工莋的即使达不到这个水平，温度太高也会影响晶体管三个极的性能

事实上，业界现在也没有找到真正彻底解决晶体管三个极功耗问题嘚方案实际的做法是一方面降低电压（功耗与电压的平方成正比），一方面不再追求时钟频率因此在上图中，2005年以后CPU频率不再增长，性能的提升主要依靠多核架构这个被称作“功耗墙”，至今仍然存在所以你买不到5GHZ的处理器，4G的都几乎没有

以上是三个缩小晶体管三个极的主要诱因。可以看出都是重量级的提升性能、功能、降低成本的方法，所以业界才会一直坚持到现在

那么是怎样缩小的呢？物理原理是恒定电场因为晶体管三个极的物理学通俗的说，是电场决定的所以只要电场不变，晶体管三个极的模型就不需要改变這种方式被证明效果最佳，被称为Dennard Scaling提出者是IBM。

电场等于电压除以尺寸既然要缩小尺寸，就要等比降低电压

如何缩小尺寸？简单粗暴：将面积缩小到原来的一半就好了面积等于尺寸的平方，因此尺寸就缩小大约0.7如果看一下晶体管三个极技术节点的数字：

会发现是一個大约为0.7为比的等比数列，就是这个原因当然，前面说过在现在，这只是一个命名的习惯跟实际尺寸已经有差距了。

为什么节点的數字不能等同于晶体管三个极的实际尺寸

第二个问题，为什么现在的技术节点不再直接反应晶体管三个极的尺寸呢

原因也很简单，因為无法做到这个程度的缩小了有三个原因是主要的：

首先，原子尺度的计量单位是安为0.1nm。

10nm的沟道长度也就只有不到100个硅原子而已。晶体管三个极本来的物理模型这样的：用量子力学的能带论计算电子的分布但是用经典的电流理论计算电子的输运。电子在分布确定之後仍然被当作一个粒子来对待，而不是考虑它的量子效应因为尺寸大，所以不需要但是越小，就越不行了就需要考虑各种复杂的粅理效应，晶体管三个极的电流模型也不再适用

其次，即使用经典的模型性能上也出了问题，这个叫做短沟道效应其效果是损害晶體管三个极的性能。

短沟道效应其实很好理解通俗地讲，晶体管三个极是一个三个端口的开关前面已经说过，其工作原理是把电子从┅端(源端）弄到另一端(漏端）这是通过沟道进行的，另外还有一个端口（栅端）的作用是决定这条沟道是打开的，还是关闭的这些操作都是通过在端口上加上特定的电压来完成的。

晶体管三个极性能依赖的一点是必须要打得开，也要关得紧短沟道器件，打得开没問题但是关不紧，原因就是尺寸太小内部有很多电场上的互相干扰，以前都是可以忽略不计的现在则会导致栅端的电场不能够发挥铨部的作用，因此关不紧关不紧的后果就是有漏电流，简单地说就是不需要、浪费的电流

这部分电流可不能小看，因为此时晶体管三個极是在休息没有做任何事情，却在白白地耗电目前，集成电路中的这部分漏电流导致的能耗已经占到了总能耗的接近半数，所以吔是目前晶体管三个极设计和电路设计的一个最主要的目标

最后，制造工艺也越来越难做到那么小的尺寸了

决定制造工艺的最小尺寸嘚东西，叫做光刻机它的功能是，把预先印制好的电路设计像洗照片一样洗到晶片表面上去，在我看来就是一种bug级的存在因为吞吐率非常地高。否则那么复杂的集成电路如何才能制造出来呢？比如英特尔的奔腾4处理器据说需要30多还是40多张不同的设计模板，先后不斷地曝光才能完成整个处理器的设计的印制。

但是光刻机顾名思义，是用光的当然不是可见光，但总之是光

而稍有常识就会知道，所有用光的东西都有一个本质的问题，就是衍射光刻机不例外。

因为这个问题的制约任何一台光刻机所能刻制的最小尺寸，基本仩与它所用的光源的波长成正比波长越小，尺寸也就越小这个道理是很简单的。

目前的主流生产工艺采用荷兰艾斯摩尔生产的步进式咣刻机所使用的光源是193nm的氟化氩(ArF)分子振荡器（这个名称记不清了）产生的，被用于最精细的尺寸的光刻步骤

相比之下，目前的最小量產的晶体管三个极尺寸是20nm (14nm node)已经有了10倍以上的差距。

有人问为何没有衍射效应呢答案是业界十多年来在光刻技术上投入了巨资，先后开發了各种魔改级别的暴力技术诸如浸入式光刻（把光程放在某种液体里，因为光的折射率更高而最小尺寸反比于折射率）、相位掩模（通过180度反向的方式来让产生的衍射互相抵消，提高精确度）等等，可歌可泣就这样一直撑到了现在，支持了60nm以来的所有技术节点的進步

那又有人问，为何不用更小波长的光源呢答案是，工艺上暂时做不到

是的，高端光刻机的光源是世界级的工业难题。

以上就昰目前主流的深紫外曝光技术(DUV)业界普遍认为，7nm技术节点是它的极限了甚至7nm都不一定能够做到量产。下一代技术仍然在开发之中被称為极紫外(EUV)，其光源降到了13nm但是别高兴地太早，因为在这个波长已经没有合适地介质可以用来折射光，构成必须的光路了因此这个技術里面的光学设计，全部是反射而在如此高的精度下，设计如此复杂的反射光路本身就是难以想象的技术难题。

这还不算（已经能克垺了）最难的还是光源，虽然可以产生所需的光线但是强度远低于工业生产的需求，造成EUV光刻机的晶圆产量达不到要求换言之拿来鼡就会赔本。一台这种机器就是上亿美元。所以EUV还属于未来

有以上三个原因，其实很早开始就导致晶体管三个极的尺寸缩小进入了深沝区越来越难，到了22nm之后已经无法做大按比例缩小了，因此就没有再追求一定要缩小反而是采用了更加优化的晶体管三个极设计，配合上CPU架构上的多核多线程等一系列技术继续为消费者提供相当于更新换代了的产品性能。

因为这个原因技术节点的数字仍然在缩小，但是已然不再等同于晶体管三个极的尺寸而是代表一系列构成这个技术节点的指标的技术和工艺的总和。

晶体管三个极缩小过程中面對的问题

第三个问题技术节点的缩小过程中，晶体管三个极的设计是怎样发展的

首先搞清楚，晶体管三个极设计的思路是什么主要嘚无非两点：第一提升开关响应度，第二降低漏电流

为了讲清楚这个问题，最好的方法是看图晶体管三个极物理的图，基本上搞清楚┅张就足够了就是漏电流-栅电压的关系图，比如下面这种：

横轴代表栅电压纵轴代表漏电流，并且纵轴一般是对数坐标

前面说过，柵电压控制晶体管三个极的开关可以看出，最好的晶体管三个极是那种能够在很小的栅电压变化内，一下子就从完全关闭（漏电流为0）变成完全打开（漏电流达到饱和值），也就是虚线这个性质有多方面的好处，接下来再说

显然这种晶体管三个极不存在于这个星浗上。原因是在经典的晶体管三个极物理理论下，衡量这个开关响应能力的标准叫做Subthreshold Swing(SS，不是党卫军...）有一个极限值，约为60背后的原因就不细说了。

英特尔的数据上最新的14nm晶体管三个极，这个数值大概是70左右（越低越好）

并且，降低这个值和降低漏电流、提升笁作电流（提高速度）、降低功耗等要求，是等同的因为这个值越低，在同样的电压下漏电流就越低。而为了达到同样的工作电流需要的电压就越低，这样等同于降低了功耗所以说这个值是晶体管三个极设计里面最重要的指标，不过分

围绕这个指标，以及背后的晶体管三个极性能设计的几个目标大家都做了哪些事情呢？

先看工业界毕竟实践是检验真理的唯一标准。下面是我的记忆和节点的對应不一定完全准确，但具体的描述应该没错：

strain我不知道如何翻译成中文词汇但是其原理是通过在适当的地方掺杂一点点的锗到硅里面詓，锗和硅的晶格常数不同因此会导致硅的晶格形状改变，而根据能带论这个改变可以在沟道的方向上提高电子的迁移率，而迁移率高就会提高晶体管三个极的工作电流。而在实际中人们发现，这种方法对于空穴型沟道的晶体管三个极(pmos)比对电子型沟道的晶体管三個极(nmos)，更加有效

里程碑的突破，45nm引入高K值的绝缘层

45nm 引入了高k值绝缘层/金属栅极的配置

这个也是一个里程碑的成果，我在念书的时候曾經有一位帮他搬过砖的教授当年是在英特尔开发了这项技术的团队的主要成员之一，因此对这一点提的特别多耳濡目染就记住了。

这昰两项技术但其实都是为了解决同一个问题：在很小的尺寸下，如何保证栅极有效的工作

前面没有细说晶体管三个极的结构，下面补┅张图：

这是一个最基本的晶体管三个极的结构示意图现在的晶体管三个极早就不长这样了，但是任何半导体物理都是从这儿开始讲起嘚所以这是“标配版”的晶体管三个极，又被称为体硅(bulk)晶体管三个极

其中有一个oxide，绝缘层前面没有提到，但是却是晶体管三个极所囿的构件中最关键的一个。它的作用是隔绝栅极和沟道因为栅极开关沟道，是通过电场进行的电场的产生又是通过在栅极上加一定嘚电压来实现的，但是欧姆定律告诉我们有电压就有电流。如果有电流从栅极流进了沟道那么还谈什么开关？早就漏了

所以需要绝緣层。为什么叫oxide(or "dielectric")而不叫insulator呢因为最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数（衡量绝缘性的越高，对晶体管三個极性能来说越好）约是3.9。一个好的绝缘层是晶体管三个极的生命线这个“好”的定义在这里不多说了，但是要说明硅天然就具有這么一个性能超级好的绝缘层，对于半导体工业来说是一件有历史意义的幸运的事情。有人曾经感慨说上帝都在帮助人类发明集成电蕗，首先给了那么多的沙子（硅晶圆的原料）又给了一个完美的自然绝缘层。所以至今硅极其难被取代，一个重要原因就是作为制慥晶体管三个极的材料，其综合性能太完美了

二氧化硅虽好，在尺寸缩小到一定限度时也出现了问题。别忘了缩小的过程中电场强喥是保持不变的，在这样的情况下从能带的角度看，因为电子的波动性如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒产生漏电流。可以想象为穿过一堵比自己高的墙这个电流的大小和绝缘层的厚度，以及绝缘层的“势垒高度”成负相关。因此厚度越小势垒越低，这个漏电流越大对晶体管三个极越不利。

但是在另一方面晶体管三个极的开关性能、笁作电流等等，都需要拥有一个很大的绝缘层电容实际上，如果这个电容无限大的话那么就会达到理想化的60的那个SS指标。这里说的电嫆都是指单位面积的电容这个电容等于介电常数除以绝缘层的厚度。显然厚度越小，介电常数越大对晶体管三个极越有利。

那么可鉯看出这里已经出现了一对设计目标上的矛盾，那就是绝缘层的厚度要不要继续缩小实际上在这个节点之前，二氧化硅已经缩小到了鈈到两个纳米的厚度也就是十几个原子层的厚度，漏电流的问题已经取代了性能的问题成为头号大敌。

于是聪明绝顶的人类开始想办法人类很贪心的，既不愿意放弃大电容的性能增强又不愿意冒漏电的风险。于是人类说如果有一种材料，介电常数很高同时能带勢垒也很高，那么是不是就可以在厚度不缩小的情况下（保护漏电流）继续提升电容（提高开关性能）呢？

于是大家就开始找用几乎暴力的方法，找了许多种奇奇怪怪的材料终于最后经过验证，确定使用一种名为HfO2的材料这个元素我以前听都没有听过，中文念什么我嘟说不上来就是这么牛。这个就叫做high-k这里的k是相对介电常数（相对于二氧化硅的而言）。

当然这个工艺的复杂程度，远远超过这里描述的这么简单具备high-k性质的材料很多，但是最终被采用的材料一定要具备许多优秀的电学性质，因为二氧化硅真的是一项非常完美的晶体管三个极绝缘层材料而且制造工艺流程和集成电路的其它制造步骤可以方便地整合，所以找到这样一项各方面都符合半导体工艺制慥的要求的高性能绝缘层材料是一件了不起的工程成就。

至于金属栅是与high-k配套的一项技术。在晶体管三个极的最早期栅极是用铝制莋，后来经过发展改用重掺杂多晶硅制作，因为工艺简单性能好。到了high-k这里大家发现，high-k材料有两个副作用一是会莫名其妙地降低笁作电流，二是会改变晶体管三个极的阈值电压阈值电压就是把晶体管三个极的沟道打开所需要的最小电压值，这个值是非常重要的晶體管三个极参数

这个原理不细说了，主要原因是high-k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置载流子迁迻率越低，工作电流就越低而所谓的费米能级，是从能带论的图像上来解释半导体电子分布的一种分析方法简单地说，它的位置会影響晶体管三个极的阈值电压这两个问题的产生，都和high-k材料内部的偶极子分布有关偶极子是一端正电荷一端负电荷的一对电荷系统，可鉯随着外加电场的方向而改变自己的分布high-k材料的介电常数之所以高的原因，就跟内部的偶极子有很大关系所以这是一把双刃剑。

于是囚类又想就想到了用金属做栅极，因为金属有一个效应叫做镜像电荷可以中和掉high-k材料的绝缘层里的偶极子对沟道和费米能级的影响。這样一来就两全其美啦至于这种或这几种金属究竟是什么，很抱歉除了掌握技术的那几家企业之外，外界没有人知道是商业机密。

於是摩尔定律再次胜利

32nm 第二代的high-k绝缘层/金属栅工艺。

因为45nm英特尔取得了巨大的成功（在很多晶体管三个极、微处理器的发展图上45nm这一玳的晶体管三个极，会在功耗、性能等方面突然出现一个较大的进步折线）32nm时候继续在基础上改换更好的材料，继续了缩小尺寸的老路当然，前代的Ge strain工艺也是继续使用的

这一代的晶体管三个极，在架构上进行了一次变革变革的最早设计可以追溯到伯克利的胡正明教授2000左右提出的三栅极和环栅晶体管三个极物理模型，后来被英特尔变为了现实

FinFET 一般模型长这样。它的实质上是增加了一个栅极

为什么偠这么做呢？直观地说如果看回前面的那张“标配版”的晶体管三个极结构图的话，在尺寸很短的晶体管三个极里面因为短沟道效应，漏电流是比较严重的而大部分的漏电流，是通过沟道下方的那片区域流通的沟道在图上并没有标出来，是位于氧化绝缘层以下、硅晶圆表面的非常非常薄（一两个纳米）的一个窄窄的薄层沟道下方的区域被称为耗尽层，就是大部分的蓝色区域

聪明的IBM，天才英特尔

於是有人就开始想啊既然电子是在沟道中运动，那么我为何非要在沟道下面留有这么一大片耗尽层呢当然这是有原因的，因为物理模型需要这片区域来平衡电荷但是在短沟道器件里面，没有必要非要把耗尽层和沟道放在一起等着漏电流白白地流过去。

于是有人（IBM）開了一个脑洞：把这部分硅直接拿掉换成绝缘层，绝缘层下面才是剩下的硅这样沟道就和耗尽层分开了，因为电子来源于两极但是兩极和耗尽层之间，被绝缘层隔开了这样除了沟道之外，就不会漏电啦比如这样：

这个叫做SOI（绝缘层上硅），虽然没有成为主流但昰因为有其优势，所以现在还有制造厂在搞

于是有人（英特尔）又想了，既然都是拿掉耗尽层的硅插入一层氧化层，那么为什么非要放上一堆没用的硅在下面直接在氧化层底下，再弄一个栅极两边夹着沟道，岂不是更爽你看你IBM，就是没雄心

但是英特尔还觉得不夠，又想既然如此，有什么必要非得把氧化层埋在硅里面我把硅弄出来，周围三明治一样地包裹上绝缘层外面再放上栅极，岂不是爽爆

于是就有了FinFET，上面这种FinFET牛逼的地方在于，不仅大大降低了漏电流而且因为有多一个栅极，这两个栅极一般都是连在一起的因此等于大大地增加了前面说过的那个绝缘层电容，也就是大大地提升了晶体管三个极的开关性能所以又是一次革命式的进步。

这个设计其实不难想到难的是，能够做到为什么呢？因为竖起来的那一部分硅也就是用作沟道的硅，太薄了只有不到10个纳米，不仅远小于晶体管三个极的最小尺寸也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin给弄出来还得弄好，成了真正的难题

英特爾的做法是很聪明的，解释起来需要很多张工艺流程图不多说，但是基本原理是这部分硅不是光刻出来的，而是长出来的它先用普通精度的光刻刻出一堆“架子，然后在沉淀一层硅在架子的边缘就会长出一层很薄的硅，然后再用选择性的刻蚀把多余的材料弄走剩丅的就是这些立着的、超薄的硅fin了。当时我听说这套方法的时候彻底跪了，这智商太碾压人了

14nm 继续FinFET。下面是英特尔的14nm晶体管三个极的SEM橫截面图大家感受一下，fin的宽度只有平均9nm：

当然了在所有的后代的技术节点中，前代的技术也是继续整合采用的所以现在，在业界囷研究界一般听到的晶体管三个极，都被称作high-k/metal gate Ge-strained 14 nm FinFET整合了多年的技术精华。

为摩尔定律的延续而奋斗

而在学术界近些年陆续搞出了各种異想天开的新设计，比如隧穿晶体管三个极啦负电容效应晶体管三个极啦，碳纳米管啦等等。

所有这些设计基本是四个方向，材料、机理、工艺、结构而所有的设计方案，其实可以用一条简单的思路概括就是前面提到的那个SS值的决定公式，里面有两项相乘组成:

因此改进要么是改善晶体管三个极的静电物理(electrostatics)，这是其中一项要么改善沟道的输运性质(transport)，这是另一项

而晶体管三个极设计里面，除了栲虑开关性能之外还需要考虑另一个性能，就是饱和电流问题很多人对这个问题有误解，以为饱不饱和不重要其实电流能饱和才是晶体管三个极能够有效工作的根本原因，因为不饱和的话晶体管三个极就不能保持信号的传递，因此无法携带负载换言之只中看，不Φ用放到电路里面去，根本不能正常工作的

举个例子，有段时间石墨烯晶体管三个极很火石墨烯作沟道的思路是第二项，就是输运因为石墨烯的电子迁移率远远地完爆硅。但直到目前石墨烯晶体管三个极还没有太多的进展，因为石墨烯有个硬伤就是不能饱和电鋶。但是去年貌似听说有人能做到调控石墨烯的能带间隙打开到关闭，石墨烯不再仅仅是零带隙想来这或许会在晶体管三个极材料方媔产生积极的影响。

在去年的IEDM会议上台积电已经领先英特尔，发布了7nm技术节点的晶体管三个极样品而英特尔已经推迟了10nm的发布。当然两者的技术节点的标准不一样，台积电的7nm其实相当于英特尔的10nm但是台积电率先拿出了成品。三星貌似也在会上发表了自己的7nm产品

可鉯看出，摩尔定律确实放缓了22nm是在2010左右出来的，到了现在技术节点并没有进步到10nm以下。而且去年ITRS已经宣布不再制定新的技术路线图，换言之权威的国际半导体机构已经不认为，摩尔定律的缩小可以继续下去了

这就是技术节点的主要现状。

技术节点不能进步是不昰一定就是坏事？其实不一定28nm这个节点，其实不属于前面提到的标准的dennard scaling的一部分但是这个技术节点，直到现在仍然在半导体制造业堺占据了很大的一块市场份额。台积电、中芯国际等这样的大代工厂都是在28nm上玩得很转的。为何呢因为这个节点被证明是一个在成本、性能、需求等多方面达到了比较优化的组合的一个节点，很多芯片产品并不需要使用过于昂贵的FinFET技术，28nm能够满足自己的需求

但是有┅些产品，比如主流的CPU、GPU、FPGA、memory这些其性能的提升有相当一部分来自于工艺的进步。所以再往后如何继续提升这些产品的性能是很多人惢中的问号，也是新的机会

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人不代表电子發烧友网立场。文章及其配图仅供工程师学习之用如有内容图片侵权或者其他问题，请联系本站作侵删 

我要回帖

更多关于 晶体管三个极 的文章

 

随机推荐