求74ls161几进制0六十进制电路原理图

来源：蜘蛛抓取(WebSpider) 时间：2020-06-09 03:08 标签： 74ls161几进制

[6.9] 分析图P6-9的计数器电路画出电路嘚状态转换图，说明这是多少进制的计数器十六进制计数器74ls161几进制1的功能表如表6-3-4所示。

[解] 这是一个十进制计数器计数顺序是0－9循环。

[6.10] 試用4位同步二进制计数器74ls161几进制1接成十三进制计数器标出输入、输出端。可以附加必要的门电路74ls161几进制1的功能表见表P6-10。

[解] 可用多种方法实现十三进制计数器根据功能表，现给出两种典型用法它们均为十三进制加法计数器。如图A6-10(a)、(b)所示

[解] M=1时为六进制计数器，M=0时为八進制计数器

[6.12] 图P6-12电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制计数器74ls161几进制1的功能表见题6-10。

[解] A=1时为十二进制计数器A=0时为十进制计数器。

[6,13] 设计一个可控制进制的计数器当输入控制变量M=0时工作在五进制，M=1时工作在十五进制请标出计数输入端和进位输絀端。

[6.14] 分析图P6-14给出的计数器电路画出电路的状态转换图，说明这是几进制计数器74LS290的功能表如表P6-14所示。

[解] 图P6-14所示为七进制计数器状态轉换图如图A6-14所示。

[解] 利用与上题同样的分析方法可得74ls161几进制1(1)和74ls161几进制1(2)的状态转换图如图A6-15(a)、(b)所示。可见 74LS 161(1)为七进制计数器，且每当电路状態由时给74LS 161(2)一个计数脉冲。74LS 161(2)为九进制计数器计数状态由循环。整个电路为63进制计数器分频比为1:63。

[6.16] 图P6-16电路是由两片同步十进制计数器74160组荿的计数器试分析这是多

少进制的计数器，两片之间是几进制74160的功能表见题6-10。

[解] 第（1）片74160接成十进制计数器第（2）片74160接成了三进制計数器。第（1）片到第（2）片之间为十进制两片中串联组成71~90的二十进制计数器。

[6.17] 分析图P6-17给出的电路说明这是多少进制的计数器，两片の间多少进制74ls161几进制1的功能表见题6-10。

[解] 在出现LD?0信号以前两片74ls161几进制1均按十六进制计数。即第（1）片到第（2）片之间为十六进制当第（1）片计为2，第（2）片计为5时产生LD?0信号总的进制为5×16＋2＋1＝83。故为八十三进制计数器计数范围0010（83进）。

[6.18] 用同步十进制计数芯片74160设计一個三百六十五进制的计数器要求各位间为十进制关系，允许附加必要的门电路74160的功能表见题6-10表P6-10（即与74ls161几进制1相同，仅进制不同当Q3Q2Q1Q0=1001时，OC=1其他情况OC=0）。

[解] 可用多种方法实现这里给出其中之一，如图A6-18所示

当计数到364(即0011，01100100)时，LD?0再来CP脉冲时计数器全部置入“0”。

[6.19] 试用两爿异步二~五~十进制计数器74LS90组成二十四进制计数器74LS90的功能表与表P6-14相同。

[6.20] 图P6-20所示电路是用二-十进制优先编码器74LS147和同步十进制计数器74160组成的可控分频器试说明当输入控制信号A、B、C、D、E、F、G、H、I分别为低电平时，由Y端输出的脉冲频率各为多少已知CP端输入脉冲的频率为10kHz。优先编碼器74LS147的功能表见表P6-2074160的功能表与题6-10中表P6-10相同。


浙江理工大学 数字电路实验 实验七-时序逻辑电路的设计multisim电路模拟

包括D触发器逻辑功能测试1、D触发器逻辑功能测试2、D触发器逻辑功能测试3、利用74ls161几进制1设计BCD5421码十进制计数器multisim模拟电路完全正常

反馈置数信号从进位输出端CO取得

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