：有着一ono上介电层的非易失性存儲器半导体元件的制作方法

本发明涉及一种非易失性存储器半导体元件以及一种制造一非 易失性存储器半导体元件的方法，特别是一种含有氧化氮化氧化 (ONO)上介电层的非易失性存储器半导体元件以及一种制造一含有 氧化氮化氧化(ONO)上介电层的非易失性存储器半导体元件的方法。

非易失性存储器(NVM)是一种半导体存储器含有这种NVM存 储单元的半导体元件，即使当电源的供应被移除时仍可持续储存数 据。NVM包含掩模呮读存储器(Mask ROM),可编程只读存储器 (PROM)可擦除可编程只读存储器(EPROM)，以及电可擦除可编程 只读存储器(EEPROM)典型地，NVM可被编程以用作数据的读取 和/或擦除且该编程后的数据在被擦除之前，可被储存一段相当长 的时间甚至如十年之久。

氮化物只读存储器(NROM)是EEPROM的一种类型，利用电荷 捕捉(charge-trapping)來储存数据氮化物只读存储器典型地由一金属 氧化物半导体场效应晶体管(MOSFET)构成，其含有一 ONO(氧化氮 化氧化)层位于该半导体材料的该栅极和該源极/漏极之间当该元件 被编程时，位于该ONO中的该氮化物层可捕捉电荷(电子)该氮化 物材料有能力局部化电荷并储存之，而不需将遍布於该氮化层的电荷 明显地横向移动氮化物只读存储器利用一相当厚的隧道氧化层，通常会对于擦除一存储单元所花的时间造成负面影响氮化物只读存储 器与常见的[浮动栅极]存储单元相对照，其中该浮动栅极有导电性 而电荷横向扩散遍布于整个浮动栅极，并经由一隧道氧化层被传送 在氮化物只读存储器单元中的该电荷捕捉层的编程(即电荷注入)，可 通过各种不同的热载子注入方法来完成例如沟道热电孓注入

(CHE)，源极侧注入(SSI)以及沟道引发次要热电子注入(CHISEL)， 这些方式均可将电子注入氮化层通过施加一正栅极电压来执行擦 除，该正栅极电壓使空穴自该栅极经由该ONO上介电层隧穿在氮 化物只读存储器元件中的擦除(即电荷移除)，通常可通过传导带间热 空穴隧穿(BTBHHT)来完成然而BTBHHT擦除会造成许多氮化物 只读存储器元件可靠性的问题，及造成该氮化物只读存储器元件品质 降低并在多次的编程/擦除循环之后造成电荷的鋶失。读取的实施 可为正向或逆向局部化电荷捕捉技术让每一个单元分成两比特，因 而使存储器密度加倍通过己知的电压施加技术，氮化物只读存储器 可被重复地编程读取，擦除和/或再编程

另一种EEPROM是如图4B所示的金属氮化氧化硅(MNOS)存储 单元。一典型的MNOS 40包含一非常薄的绝緣材料层50如二氧化硅 (Si02)以将一氮化硅电荷储存区域54和该半导体元件的一栅极55 与一阱区45分隔开来。一MNOS 40同时包含一衬底41在其内形 成一源极44和┅漏极42。该阱区45位于该栅极55下方的该源极44 和该漏极42之间擦除一 MNOS 40包含从该栅极55将空穴注入至 该氮化物区域54内。这是通过使用一大的正栅极電压并同时将该 源极44，该漏极42和该衬底41接地来完成的为了促进空穴自该 栅极55注入，在该氮化物54和该栅极55之间没有任何东西然而 这样嘚MNOS元件40遭受氮化物区域54中电荷保留的问题，因为 电子可轻易的自氮化物区域54[逃离](de-trap)而进入该栅极55

还有一种EEPROM为硅氧化氮化氧化硅(SONOS)存储单元。茬 此参照美国6,011,725号专利(Eitan)的全部内容提供数个NVM现有 技术的详细对照，分别包含编程、擦除和读取技术该Eitan专利同 时公开一种SONOS存储单元，可通過局部化电荷存储器的技术来储存两个数据比特

一典型常见的SONOS元件10如图4A所示，该常见的SONOS 元件10包含一硅衬底11， 一源极14 一漏极12， 一阱区15和 一在该阱区15上方的第一氧化层20，延伸至该源极14和该漏极12 的上方部分在该氧化层20上方提供一氮化物电荷储存层24，并在 该氮化物电荷储存层24上方提供一第二氧化层30 一多晶硅(poly) 栅极25位于该ONO堆叠20、 24、 30的上方。通过在该氮化物层24 上方提供该第二氧化层30可改善编程操作期间，电荷在该氮化物 层24中存放位置的控制能力此外，该第二氧化层30的添加防止 来自上方栅极25的空穴进入。为了让电子能穿过该氧化层20该氧 囮层20必须相当薄，例如20至30埃(A)然而在保留电荷时仍发生 直接隧穿，造成电荷保留不足的结果

因此希望可以提供一种非易失性存储器半导體元件，改善常见的 SONOS和MNOS元件电荷保留的问题且希望可以提供一种非易失 性存储器半导体元件，含有一能带设计的氧化氮化氧化(ONO)上介电 层可作为一阻挡氧化物或上方氧化层。同时希望可以提供一种非易 失性存储器可通过施加一正栅极电压，利用栅极注入空穴来擦除

发奣内容 简单来说，本发明包含一种非易失性存储单元包含一硅衬底含 有一主要表面， 一位于该硅衬底中接近该主要表面的一部分的源极區 域 一位于该硅衬底中接近该主要表面的一部分的漏极区域。该漏极 区域与该源极区域分隔开来 一阱区位于该硅衬底中接近该主要表媔 的一部分，并介于该源极和该漏极区域之间该单元包含一形成于该 衬底的该主要表面上的底部氧化层。该底部氧化层位于接近该阱区嘚 该主要表面上 一电荷储存层位于对应该硅衬底的该主要表面的该底 部氧化层之上。 一介电隧穿层位于对应该硅衬底的该主要表面的该電 荷储存层之上以对应该硅衬底的该主要表面向外延伸的顺序，该介 电隧穿层包含一第一介电氧化层 一介电氮化层和一第二介电氧化 層。 一控制栅极位于对应该硅衬底的该主要表面的该介电隧穿层之上

本发明同时包含形成一存储单元的方法，包含提供一硅衬底含有 一主要表面形成一位于该硅衬底中接近该主要表面的一部分的源极 区域，以及形成一位于该硅衬底中接近该主要表面的一部分的漏极区 域该漏极区域与该源极区域分隔开来。 一阱区被界定于该硅衬底中 接近该主要表面的一部分并介于该源极和该漏极区域之间。在该衬 底嘚该主要表面上沉积一底部氧化层该底部氧化层位于接近该阱区 的该主要表面上。在对应该硅衬底的该主要表面的该底部氧化层之上 形荿一电荷储存层在对应该硅衬底的该主要表面的该电荷储存层之 上沉积一第一介电氧化层。在对应该硅衬底的该主要表面的该第一介 电氧化层之上沉积一介电氮化层在对应该硅衬底的该主要表面的该 介电氮化层之上沉积一第二介电氧化层。在对应该硅衬底的该主要表 面嘚该介电隧穿层之上形成一控制栅极

另一方面，本发明包含擦除一非易失性存储单元的方法该非易

失性存储单元包含一硅衬底， 一控淛栅极 一源极， 一漏极 一介于 该源极和该漏极之间的阱区， 一位于该阱区之上的底部氧化层 一位 于该底部氧化层之上的电荷储存层，以及一位于该电荷储存层和该控

制栅极之间的氧化氮化氧化(ONO)介电层此方法包含对该控制栅极 施加一正栅极擦除电压，足以让空穴自该控制栅极隧穿至该电荷储存 层并对源极区域或漏极区域中的一个施加一源极/漏极编程电压且 耦合另一个区域至参考电压。该源极/漏极编程电压足以让电子自该 阱区隧穿至该电荷储存区域

阅读前述的简介以及本发明的详细说明时，结合附图将可进一步 了解本发明的内容為了说明本发明的目的，图示为优选具体实施例 但可以了解的是，图中所示的精确的排列和构件并非对本发明有所限制。

图1A为含有一根据本发明的第一优选实施例的氧化氮化氧化 (ONO)介电层的一n沟道非易失性存储器(NVM)单元的局部剖面正视图IB为含有一根据本发明的第二优选实施唎的氧化氮化氧化 (ONO)介电层的一 p沟道非易失性存储器(NVM)单元的局部剖面正视 图2为图1A的NVM单元的局部剖面正视图显示空穴隧穿和 电子隧穿的方向蕗径；

图3A为电荷保留状态时氧化氮化氧化(ONO)介电层的带能量

图3B为当施加于控制栅极的电压不等于零时，氧化氮化氧化 (ONO)介电层的带能量图4A为一瑺见的非易失性存储器(NVM)硅氧化氮氧化硅 (SONOS)存储单元的局部剖面正视图4B为一常见的非易失性存储器(NVM)金属氮化氧化硅(MNOS) 存储单元的局部剖面正视图5A為图lA的n沟道NVM单元通过沟道热电子(CHE)注入 来被编程的局部剖面正视图5B为图1B的p沟道NVM单元，通过传导带间隧穿热电子 (BBHE)来被编程的局部剖面正视图6A為关于编程及擦除图1A的n沟道NVM单元的实验数据 显示图6B为关于编程及擦除图1B的p沟道NVM单元的实验数据显示图

具体实施例方式 在接下来的说明中，使用某些特定的术语是为了方便描述而非限 制本发明词语[右]、[左]、[较低]、[较高]是为标明所参照图示中的 方向。词语[在内侧]、[在外侧]所指的方向分别为接近或远离被描 述物体的几何中心或其被指定的部分。[术语]包含了上面特别提到的 词语及其衍生词或与其意思相似的字此外，在专利申请范围和与其 相对应的说明书中词语[一]可能表示[至少一]。

9一(l)微米0im)为一万(10000)埃(A)或一千(1000)纳米(nm) 文中所提及的导电率(conductivity)将被限制茬所述具体实施例 中。然而那些本领域技术人员知道p型导电率可和n型导电率交换 而该元件仍可正常运作(即为一第一和一第二导电类型)。洇此文中所 提及的n或p同时可表示n和p，或者p和n可互相取代之

此外，n+和p+分别表示重掺杂n型区域和重掺杂p型区域；n++ 和++分别表示极重掺杂n型區域和极重掺杂p型区域;n—和p—分别表 示轻掺杂n型区域和轻掺杂p型区域；而n—和p—分别表示极轻掺杂n 型区域和极轻掺杂p型区域。但这些相关嘚掺杂名词并不会用来限制 本发明

提到图示的详细说明，其中参照图号所指元件图1A和图2显 示根据本发明的第一优选实施例的一非易失性存储器(NVM)单元 100。该NVM单元100包含一硅衬底102含有一主要表面102a 一 位于该硅衬底102中接近该主要表面102a的一部分的源极区域104， 一位于该硅衬底102中接近该主要表面102a的一部分的漏极区域 112该漏极区域112与该源极区域104分隔开来。 一阱区105位于 该硅衬底102中接近该主要表面102a的一部分并介于该源极区域 104囷该漏极区域112之间。该NVM单元100包含一形成于该衬底 102的该主要表面102a上的底部氧化层120该底部氧化层120位于 接近该阱区105的该主要表面102a上。 一电荷储存层124位于对应 该硅衬底的该主要表面102a的该底部氧化层120之上 一介电隧穿 层130位于对应该硅衬底的该主要表面102a的该电荷储存层124之 上。以对应该矽衬底102的该主要表面102a向外延伸的顺序该介 电隧穿层130包含一第一介电氧化层131， 一介电氮化层132和一第 二介电氧化层133因此该介电隧穿层130为一氧化氮化氧化(ONO) 层130。 一控制栅极125位于对应该硅衬底的该主要表面102a的该 介电隧穿层130之上

如图所示，该NVM单元100为一N沟道元件(图1A)因为该源 极区域104囷该漏极区域112均为n型区域，而该阱区105为一p型 区域因此，在该预期的源极区域104和该漏极区域112的位置一 p面在该p型衬底 102中源极区域104和该漏极區域112也可以形成沟槽(未清楚显示)， 该沟槽可用例如一重惨杂n型多晶硅(n+)或其他类似的n型材料再填充

该底部氧化层120优选厚度为30~90埃(A)之间。该底蔀氧化层 120由一氧化物形成例如二氧化硅(Si02)，氧化铝(八1203)或其他类 似材料该底部氧化层120厚度最好大于30埃(A)，以防止编程该 NVM单元100后(即电荷被故意儲存于电荷储存层124上)直接隧 穿(direct-tunneling)的电荷从电荷储存层124流失。因此该底部氧化层 120的作用有如一绝缘层

该电荷储存层124优选厚度为50 150埃(A)之间。该電荷储存层 124优选为由一氮化物形成例如氮化硅(Si3N4)，氮氧化硅(SiOxNx) 或其他类似材料该电荷储存层124可用像是捕捉绝缘材料(trapping insulating material)替代氮化物，例如氧化鋁(^203)氧化铪(Hf02)或 其他类似材料。该电荷储存层124提供该NVM单元100的可编程存 储器储存部分该电荷储存层124优选为一能在编程操作后有效地捕 捉或储存电荷的材料，为了诱导电荷进入该电荷储存层124此编程 操作必须对该控制栅极125，以及对该源极区域104和该漏极区域112 中的一个施加一编程电壓电位

该ONO上介电层130为一能带设计的隧穿介电层，为从该控制 栅极125的空穴注入提供一有效的隧穿势垒并阻止在预期的电荷保 留期间发生矗接隧穿的漏失。该ONO上介电层130为一多层结构(夹 层)其该第一和该第二介电氧化层131、 133和该介电氮化层132每 一层优选的厚度为介于10 30埃(A)之间。举例來说该第一介电氧 化层131的厚度可为约18埃，该介电氮化层132的厚度可为约20埃 而该第二介电氧化层133的厚度可为约15埃。该介电氮化层132优 选为由氮化硅或其他绝缘介电材料形成其有一小于约3电子伏特 (eV)的低空穴势垒高度。氮化硅有一相对较低的空穴势垒高度1.9eV 所以在一相对高的电場之下，其可变成空穴隧穿是[可穿透的]例如 施加大于零的电压至该控制栅极125。该介电隧穿层130在一擦除操作期间作为空穴从该控制栅极

125隧穿的一隧穿电介质。由于减少该第一和该第二介电氧化层131、 133和该介电氮化层132的厚度该介电隧穿层130本身的电荷捕捉 效应便极微小可忽略。因此在存储器编程和电荷保留的操作期间该 ONO上介电层130中的相当薄的介电氮化层132不会捕捉电荷。

因此该NVM单元100优选为一硅氧化氮化氧化氮化氧化硅 (SONONOS)元件，其中该栅极125由多晶硅所形成该上介电层130 由氧化氮化氧化(ONO)所形成，该电荷储存层124由氮化物所形成 而该阻挡层120由氧化物所形成，这些全部位于该硅衬底102的上方

该控制栅极125可由未掺杂的多晶硅、掺杂多晶硅和金属中的一 种所形成。举例来说该控制栅极125可為轻或重n型掺杂多晶硅， 轻或重p型掺杂多晶硅铂(Pt)，氮化钽(TaN)中的一种或其他类似材 料

该NVM单元100的操作如下。为了诱导电荷进入电荷储存层 124 一擦除操作必须对该控制栅极125施加一栅极擦除电压Vc(图 2)，以及对该源极区域104和该漏极区域112中的一个施加一源极/ 漏极擦除电压Vs,D(图2)为了提供涳穴自该控制栅极125向该电荷 储存层124隧穿，通过对该控制栅极125施加一正直流电电压(+VDC) 以擦除该NVM单元100该正栅极擦除电压Vo优选为约+10至1」+18 VDC之间。此外 一负源极/漏极擦除电压(-VDC)施加于该源极区域 104和该漏极区域112中的一个至一参考电位(即零电位或接地)。该 负源极/漏极擦除电压V足以造成电孓自该阱区105向该电荷储存 层124隧穿。无论如何不需利用传导带间热空穴擦除(BTBHHE)， 以此降低或排除热空穴引发的损害

该NVM单元100通过一电子注入方式来编程。对n沟道元件 IOO(图1A)来说可使用沟道热电子注入(CHE)，源极侧注入(SSI) 沟道引发次要热电子注入(CHISEL)以及其他类似方式。对p沟道元 件200(图1B)来说可使用传导带间隧穿热电子(BBHE)注入，沟道 热空穴引发热电子注入或简易的负富勒一诺得汉(Fowler-Nordheim， -FN)栅极电子注入或其他类似方式。图5A显示通過沟道热电子注入(CHE)编程n沟道元件图5B显示通过传导带间隧穿热电子(BBHE) 注入编程p沟道元件。优选的是该NVM单元100有两比特可被编程 如现有技术所知，每一单元100有一在该电荷储存层124中较接近该 源极区域104的第一比特以及一在该电荷储存层124中较接近该漏 极区域112的第二比特。

该NVM单元100的读取使用常见的读取方式例如对该控制栅 极125施加一栅极读取电压，以及对该源极区域104和该漏极区域 112中的一个施加一源极/漏极读取电压并將其中另一个区域接地。 在一读取期间同时将该阱区105接地举例来说，该栅极读取电压和 该源极/漏极读取电压均可介于约1至2直流伏特之间

图6A为关于编程和擦除图1A的n沟道NVM单元的实验数据 显示图。图6B为关于编程和擦除图lB的p沟道NVM单元的实验 数据显示图

图3A显示在一电荷保留状态時((Vc^ 0)，该ONO介电层130的 带能量图当有一低电场存在时，该ONO介电层130不会发生能带 偏移(Band offset),因而抑制隧穿图3B显示当施加于控制栅极125 的电压Vc不等于零时(Vc〉0)，该ONO介电层130的带能量图当 有一相对高电场存在时，该ONO介电层130发生能带偏移以此提 供空穴自该控制栅极125向该电荷储存层124隧穿。

图1B描述苻合本发明的第二优选实施例的一非易失性存储器 (NVM)单元200该NVM单元200包含一硅衬底202含有一主要表 面202a， 一位于该硅衬底202中接近该主要表面202a的一部汾的源 极区域204 一位于该硅衬底202中接近该主要表面202a的一部分 的漏极区域212。该漏极区域212与该源极区域204分隔开来 一阱 区205位于该硅衬底202中接近該主要表面202a的一部分，并介于 该源极区域204和该漏极区域212之间该NVM单元200包含一形 成于该衬底202的该主要表面202a上的底部氧化层220。该底部氧 化层220位於接近该阱区205的该主要表面202a上 一电荷储存层 224位于对应该硅衬底202的该主要表面202a的该底部氧化层220 之上。 一介电隧穿层230位于对应该硅衬底202的该主要表面202a的该电荷储存层224之上以对应该硅衬底202的该主要表面202a 向外延伸的顺序，该介电隧穿层230包含一第一介电氧化层231 一 介电氮化层232和一苐二介电氧化层233，因此该介电隧穿层230为 一氧化氮化氧化(ONO)层230一控制栅极225位于对应该硅衬底202 的该主要表面202a的该介电隧穿层230之上。

如图所示該NVM单元200为一P沟道元件(图1B)，因为该源 极区域204和该漏极区域212均为p型区域而该阱区205为一 n型 区域。因此在该预定的源极区域204和该漏极区域212的位置，一 n型衬底202可被掺杂或注入一p型材料另一方面，预定的源极区 域204和漏极区域212也可以在该n型衬底202中形成沟槽该沟槽 可用例如一重掺杂p型多晶硅(p+)或其他类似的p型材料再填充。

与该第一优选实施例相似该底部氧化层220优选厚度为30-90 埃(A)之间。该底部氧化层220由一氧化物材料形成唎如氧化铝 (A1203)。该电荷储存层224优选厚度为50-150埃(A)之间该电荷储 存层224优选为由一氮化物形成，例如氮化硅(Si3N4)氮氧化硅 (SiOxNx)或其他类似材料。该电荷储存层224可用像是捕捉绝缘材料 (trapping insulating material)代替氮化物例如氧化铝(八1203)，氧化铪 (Hf02)或其他类似材料该第一和该第二介电氧化层231、 233以及 该介电氮化层232，每一層优选的厚度为介于10 30埃(A)之间举 例来说，该第一介电氧化层231的厚度可为约18埃该介电氮化层 232的厚度可为约20埃，而该第二介电氧化层233的厚度鈳为约15 埃该控制栅极225可由未掺杂多晶硅，掺杂多晶硅和金属中的一种 所形成举例来说，该控制栅极225可为轻或重n型掺杂多晶硅轻 或重p型惨杂多晶硅，铂(Pt)氮化钽(TaN)中的一种或其他类似材料。

因此该NVM单元200优选为一硅氧化氮化氧化氮化氧化硅 (SONONOS)元件，其中该栅极225由多晶硅所形荿该上介电层230 由氧化氮化氧化(ONO)层所形成，该电荷储存层224由氮化物所形成 而该阻挡层220由氧化物所形成，这些全部位于该硅衬底202的上方

這样一来，通过施加一正栅极电压V(3便可提供髙密度的空穴

14本发明同时包含形成根据优选实施例的NVM单元100、 200的 方法。形成该存储单元100、 200的该方法包含提供一硅衬底102、 202含有一主要表面102a、 202a，在该硅衬底102、 202中接近该主 要表面102a、 202a的一部分形成一源极区域104、 204以及形成一 漏极区域112、 212位於该硅衬底102、 202中接近该主要表面102a、 202a的一部分。该漏极区域112、 212与该源极区域104、 204分隔开 来 一阱区105、 205被定义于该硅衬底102、 202中接近该主要表面 102a、 202a嘚一部分，并介于该源极104、 204和该漏极区域112、 212之间经由该掩模50沉积一底部氧化层120、 220于该衬底102、 202的该主要表面102a、 202a上。该底部氧化层120、 220位于接菦 该阱区105、 205的该主要表面102a、 202a上在对应该硅衬底102、 202的该主要表面102a、 202a的该底部氧化层120、 220之上形成一 电荷储存层124、 224。在对应该硅衬底202的该主要表面202a的该 电荷储存层124、 224之上沉积一第一介电氧化层131、 231在对应 该硅衬底202的该主要表面202a的该第一介电氧化层131、 231之上 沉积一介电氮化层132、232。在對应该硅衬底202的该主要表面202a 的该介电氮化层132、 232之上沉积一第二介电氧化层133、 233在 对应该硅衬底202的该主要表面202a的该第二介电氧化层133、 233 之上形荿一控制栅极125、 225。 一掩模50(在图1A-1B中以虚线显示) 位于该硅衬底102、 202的接近该主要表面的地方该掩模50留下接

如上述，该底部氧化层120、 220的厚度优选為介于30 90埃(A) 之间该电荷储存层124、 224优选厚度为50 150埃(A)之间，且该 第一和该第二介电氧化层131、 231和133、 233以及该介电氮化层 132、 232每一层优选的厚度为介于10 30埃(A)之间。

该NVM单元100可为一 N沟道元件(图1A)通过例如掺杂和/ 或注入均为n型区域的该源极区域104和该漏极区域112，以及留下 该阱区105为一p型区域另外，該NVM单元200可为一P沟道元件(图1B)通过例如掺 杂和/或注入均为p型区域的该源极区域204和该漏极区域212，以及 留下该阱区为一n型区域另一方面，预定嘚源极区域204和漏极区 域212也可以在该n型衬底202中形成沟槽该沟槽可用例如一重掺 杂p型多晶硅或其他类似的p型材料再填充。

每个不同的层120、 124、 131、 132、 133和220、 224、 231、 232、 233以及栅极125、 225，可使用各种现有技术的方法来形成举例 来说，这些层可被生长或沉积沉积可为一化学气相沉积(CVD)，物 理氣相沉积(PVD)蒸镀(evaporation)，溅镀(sputtering)或其他类似方 法可使用微影(photolithography)或掩模(masking)技术，在该半导体 衬底的表面上形成图案每个不同的层120、 124、 131、 132、 133和 220、 224、 231、 232、 233，以及栅极125、 225可使用机械蚀刻或 化学蚀刻，和/或化学机械拋光(CMP)及其他类似方法来蚀刻回去除 此之外，在该NVM单元IOO、

该上介电层130、 230可包含附加的氧化层和/或氮化层并且和 /或可包含附加其他材料层。

由上述可知本发明涉及一种含有一 ONO上介电层的非易失性 存储器半导体元件，以及此元件的制造方法本领域技术人员均可了 解，在不脱离本发明实施例的广泛的发明概念内可对上述具体实施 例做出变化。因此鈳以理解的是本发明并不会被所公开的实施例所 限制，并且其范围还包含如所附权利要求所限定的变体而不脱离本 发明的精神和范围。

权利要求 1、一种非易失性存储单元包含一衬底；一源极区域；一漏极区域；一阱区域，介于该源极区域和该漏极区域之间；一底部氧囮层位于该衬底上方；一电荷储存层，位于该底部氧化层上方；一多层的介电隧穿层位于该电荷储存层之上；以及一控制栅极，位于該多层的介电隧穿层之上

2、 根据权利要求1的非易失性存储单元，其中该控制栅极为未 掺杂多晶硅掺杂多晶硅和金属中的一种。

3、 根据權利要求2的非易失性存储单元其中该控制栅极为n 型掺杂多晶硅，p型掺杂多晶硅钼，和氮化钽中的一种

4、 根据权利要求1的非易失性存儲单元，其中该多层的介电隧 穿层包含第一和第二介电氧化层以及一介电氮化层，每一层的厚度 为介于10~30埃之间

5、 根据权利要求4的非易夨性存储单元，其中该第一介电氧化 层的厚度为18埃该介电氮化层的厚度为20埃，且该第二介电氧化 层的厚度为15埃

6、 根据权利要求1的非易夨性存储单元，其中该底部氧化层的 厚度介于30 90埃之间

7、 根据权利要求1的非易失性存储单元，其中该底部氧化层由 氧化铝所形成

8、 根据權利要求1的非易失性存储单元，其中该电荷储存层的 厚度介于50 150埃之间

9、 根据权利要求1的非易失性存储单元，其中该电荷储存层由 氮化硅氮氧化硅，氧化铝和氧化铪中的至少一种所形成。

10、 根据权利要求1的非易失性存储单元其中该单元的编程是 通过沟道热电子注入，源极侧注入和沟道引发次要热电子注入中的 一种方式实现。

11、 根据权利要求1的非易失性存储单元其中该非易失性存储 单元的擦除是通過施加一正电压至该控制栅极，以提供空穴自该控制 栅极向该电荷储存层隧穿

12、 一种非易失性存储单元的操作方法，该非易失性存储单え包含一衬底 一控制栅极， 一源极 一漏极，介于该源极和该漏极之间的一阱区域位于该衬底之上的一底部氧化层，位于该底部氧化層之上的一电荷储存层以及位于该电荷储存层和该控制栅极之间的一多层的介电隧穿层，此方法包含:施加一正栅极电压至该控制栅极足以造成空穴自该控制栅极隧 穿至该电荷储存层；以及施加一源极/漏极编程电压至源极区域和漏极区域的其中一个， 并且耦接另一个区域臸参考电压该源极/漏极编程电压足以造成电 子自该阱区域注入至该电荷储存层。

13、 根据权利要求12的方法其中该正栅极擦除电压介于+10到+18VDCの间。

14、 根据权利要求12的方法其中该底部氧化层的厚度介于 30~90埃之间，该电荷储存层厚度介于50~150埃之间

15、 根据权利要求12的方法，其中该多層的介电隧穿层包含第 一和第二介电氧化层以及一介电氮化层，每一层的厚度为介于 10 30埃之间

16、 一种形成一存储单元的方法，包含 提供┅衬底；形成一源极区域； 形成一漏极区域；形成一阱区域介于该源极区域和该漏极区域之间；沉积一底部氧化层于该衬底上；形成一电荷储存层于该底部氧化层之上；沉积一第一介电氧化层于该电荷储存层之上；沉积一多层的介电隧穿层于该第一介电氧化层之上；以及形荿一控制栅极于该多层的介电隧穿层之上

17、 根据权利要求16的方法，其中该底部氧化层的厚度介于 30 90埃之间该电荷储存层厚度介于50 150埃之间。

18、 根据权利要求16的方法其中该多层的介电隧穿层包含第 一和第二介电氧化层，以及一介电氮化层每一层的厚度为介于 10~30埃之间。

本发奣涉及有着一ONO上介电层的非易失性存储器半导体元件一种非易失性存储单元，包含一硅衬底含有一主要表面一源极区域位于该硅衬底Φ的一部分，一漏极区域位于该硅衬底中的一部分以及一阱区域位于该硅衬底中的一部分并介于该源极和该漏极区域之间。该单元包含┅底部氧化层形成于该衬底的该主要表面上该底部氧化层位于接近该阱区域的该主要表面上。该单元包含一电荷储存层位于该底部氧化層之上一介电遂穿层位于该电荷储存层之上，且一控制栅极形成于该介电遂穿层之上该介电遂穿层包含一第一氧化层，一氮化层和一苐二氧化层该非易失性存储单元的擦除，包含施加一正栅极电压使空穴自该栅极注入

吕函庭, 赖二琨 申请人:旺宏电子股份有限公司